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1. 发明专利

JP2021179942A 内積計算装置有权
公开(公告)号：JP2021179942A
公开(公告)日：2021-11-18
申请号：JP2020100321
申请日：2020-06-09
申请人：國立中正大學
发明人：林泰吉
IPC分类号： G06F17/16 , G06N3/063 , G11C11/54 , G06F7/523 , G06F7/50
摘要：【課題】アーキテクチャの使用頻度が高く、計算量を減少できる内積計算装置を提供する。【解決手段】インデックスユニットは、複数のインデックス値を保存され、それぞれインデックス値に対応するワード線に接続される。ストレージオペレーションユニットは、ワード線及びビット線を有し、複数のデータ値を保存される。マッピングテーブルは、インデックス値に対応する複数の係数を保存される。インデックスユニットは、カウント値及びインデックス値に基づいてワード線を有効化させる。ストレージオペレーションユニットは、有効化されたワード線に対応する各ビット線に対応するデータ値を累計することで、ビット線に対応する累計結果を生成する。冗長値から2の補数への変換器は、累計結果を2の補数形式の合計データ値に変換される。積和演算モジュールは、分配法則に基づいて合計データ値及び係数に対して演算を行うことで、内積値を生成する。【選択図】図4

2. 发明专利

JPWO2019225576A1 信号処理装置、方法、プログラム有权
公开(公告)号：JPWO2019225576A1
公开(公告)日：2021-07-01
申请号：JP2019020041
申请日：2019-05-21
申请人：日本電気株式会社
发明人：柴山充文 , 山際肇
IPC分类号： G06F17/14 , G06F7/50
摘要：本発明は、回路規模や消費電力の増大を抑制又は低減可能とする信号処理装置を提供する。信号処理装置は、データ値が正又は0の場合は、2の補数表現と同一であり、データ値が負の場合は、2の補数表現から符号を示す最上位ビット以外のビットを反転した表現形式である第2の表現形式により表現されたデータに対して記憶処理を行う記憶処理部と、2の補数表現により表現されたデータ、又は、前記第2の表現形式により表現されたデータに補正処理を行ったデータの少なくともいずれかに対して演算処理を行う演算処理部とを備える。

3. 发明专利

JP2020205045A ニューラルネットワークアクセラレータ审中-公开
公开(公告)号：JP2020205045A
公开(公告)日：2020-12-24
申请号：JP2020096132
申请日：2020-06-02
申请人：浦項工科大学校産学協力団
发明人：柳成周 , 金亨俊 , 金載俊
IPC分类号： G06F7/523 , G06F7/50 , G06N3/063
摘要：【課題】ハードウェア面積が小さく、演算の電力消費が低いプレシジョンスケーラブル(precision scalable)ニューラルネットワークアクセラレータを提供する。【解決手段】本発明のニューラルネットワークアクセラレータは、入力の特徴データの第1の特徴ビット、及び重みデータの第1の重みビットに対する乗算を遂行して第1の乗算結果を生成するように構成された第1のビット演算器と、入力の特徴データの第2の特徴ビット、及び重みデータの第2の重みビットに対する乗算を遂行して第2の乗算結果を生成するように構成された第2のビット演算器と、第1の乗算結果及び第2の乗算結果を加算して、加算結果を生成するように構成された加算器と、シフト値に応じて加算結果の桁数をシフトさせて、シフトされた加算結果を生成するように構成されたシフターと、シフトされた加算結果に基づいて、出力の特徴データを生成するように構成されたアキュムレータと、を備える。【選択図】図2

4. 发明专利

JP2020135899A マシンラーニング及びディープラーニングアプリケーション向けの適応マトリックス乗算加速器审中-公开
公开(公告)号：JP2020135899A
公开(公告)日：2020-08-31
申请号：JP2020027401
申请日：2020-02-20
申请人：三星電子株式会社 , Samsung Electronics Co.,Ltd.
发明人：ドンヤンジアン , ディミンニウ , ホンゾンジャン
IPC分类号： G06F7/50 , G06F7/52 , G06F17/16 , G06N3/063 , G06F17/10
摘要：【課題】本発明の目的は、マシンラーニング及びディープラーニングを加速化できる適応乗算器を提供することにある。【解決手段】適応マトリックスの乗算器が提供される。いくつかの実施形態で、マトリックス乗算器は、第1乗算ユニットと、第2乗算ユニットと、メモリロード回路と、外部バッファ回路を備える。第1乗算ユニットは、第1内部バッファ回路及び第2内部バッファ回路を含み、第2乗算ユニットは、第1内部バッファ回路及び第2内部バッファ回路を含む。メモリロード回路は、バーストメモリアクセスモードのシングルバーストで、メモリからのデータを第1乗算ユニットの第1内部バッファ及び第2乗算ユニットの第1内部バッファにロードするように構成される。【選択図】図1A

5. 发明专利

JP2020086680A 演算装置审中-公开
公开(公告)号：JP2020086680A
公开(公告)日：2020-06-04
申请号：JP2018216936
申请日：2018-11-20
申请人：アイシン精機株式会社
发明人：山▲崎▼ 博之
IPC分类号： G06F7/50 , G06F7/523 , G06T1/20 , G06F17/10
摘要：【課題】一例として、積和演算を少ない手順で実行することができる演算装置を提供する。【解決手段】実施形態に係る演算装置は、n(nは2以上の自然数)個の乗算項を加算する積和演算を実行する演算装置であって、n個の第1演算器と、第2演算器とを備える。n個の第1演算器は、n個の乗算項のそれぞれの演算を行う。第2演算器は、n個の第1演算器による演算結果を加算する。【選択図】図3

6. 发明专利

JP2017138986A 加算器ベースの回路内でデータを処理するためのシステム及び方法有权
公开(公告)号：JP2017138986A
公开(公告)日：2017-08-10
申请号：JP2017018101
申请日：2017-02-03
申请人：ソニー株式会社
发明人：ジェレミーチャットウィン , ジェイコブアダムスワイソッキー
IPC分类号： G06F7/50
CPC分类号： G06F7/523 , G06F7/5045 , G06F7/509
摘要：【課題】複数の加数の合計のための加算器ベースの回路内のデータの処理の技術を提供する。【解決手段】集積回路のような加算器ベースの回路内でデータを処理するシステム及び方法の様々な態様を本明細書に開示する。実施形態により、第1の加数は、第1の単項数として符号化される。第1の単項数は、トークンビットを含む。第2の加数は、第2の単項数として符号化される。第1のシフト演算が、第2の単項数に基づいて第1の単項数内のトークンビットに対して実行される。第1のシフト演算は、出力単項数を発生させるために実行される。発生された出力単項数は、第1の加数及び/又は第2の加数の数表現に対応する数表現に復号される。復号された数表現は、第1の加数及び第2の加数の合計を示す。【選択図】図1A

8. 发明专利

JP4607604B2 4: 2csa cell and 4: 2 carry save addition method 有权
公开(公告)号：JP4607604B2
公开(公告)日：2011-01-05
申请号：JP2005014506
申请日：2005-01-21
申请人：三星電子株式会社Samsung Electronics Co.,Ltd.
发明人：ヨハン權
IPC分类号： H03K19/21 , G06F7/50 , G06F7/60
CPC分类号： G06F7/607

9. 发明专利

JP2010271946A Arithmetic circuit and power saving method 有权
标题翻译：算术电路和省电方法
公开(公告)号：JP2010271946A
公开(公告)日：2010-12-02
申请号：JP2009123499
申请日：2009-05-21
申请人： Fujitsu Ltd , 富士通株式会社
发明人： ABE KAZUHIRO
IPC分类号： G06F7/50
CPC分类号： H03K19/0008 , G06F7/505 , G06F7/509 , H03K5/1515 , H03K19/00361
摘要： PROBLEM TO BE SOLVED: To reduce power consumption during circuit operation. SOLUTION: The rearranging circuit 11 of an arithmetic circuit 10 rearranges input signals sequentially input, so that there is no change between a previous input signal and a current input signal. More specifically, the values of an input A and an input B input from paths are rearranged by the rearranging circuit 11 of the arithmetic circuit 10 so that when the input A is "1", an output A' is "0", and when the input B is "0", an output B' is "1". A 2-input adder 12 sequentially receives the input signals rearranged by the rearranging circuit 11, and performs an arithmetic process. COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：降低电路运行时的功耗。解决方案：算术电路10的重排电路11重新排列顺序输入的输入信号，使得先前的输入信号和电流输入信号之间没有变化。更具体地说，输入A和从路径输入的输入B的值由算术电路10的重排电路11重新排列，使得当输入A为“1”时，输出A'为“0” 输入B为“0”，输出B'为“1”。 2输入加法器12顺序地接收由重排电路11重排的输入信号，并进行运算处理。版权所有（C）2011，JPO＆INPIT

10. 发明专利

JP4286617B2 Cmos adder 有权
公开(公告)号：JP4286617B2
公开(公告)日：2009-07-01
申请号：JP2003312206
申请日：2003-09-04
申请人：新日本無線株式会社
发明人：秀樹福田
IPC分类号： G06F7/505 , G06F7/50 , G06F7/503 , H03K19/20

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