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11. 发明专利

JP3696669B2 Comparator mechanism and the comparator 失效
公开(公告)号：JP3696669B2
公开(公告)日：2005-09-21
申请号：JP25146595
申请日：1995-09-28
申请人：テキサスインスツルメンツインコーポレイテツド
发明人：シンプソンリチャード
IPC分类号： G06F7/02 , G06F7/04 , G06F7/50 , G06F7/57
CPC分类号： G06F7/57 , G06F7/026 , G06F7/505

12. 发明专利

JP3560623B2 Detection method of calculation result of an arithmetic or logic operation 失效
公开(公告)号：JP3560623B2
公开(公告)日：2004-09-02
申请号：JP19059893
申请日：1993-07-30
申请人：テキサスインスツルメンツインコーポレイテツド
发明人：アガーワラサンジブ , ダブリュ．ボスハートパトリック
IPC分类号： G06F7/00 , G06F7/02 , G06F7/50 , G06F7/505 , G06F9/32
CPC分类号： G06F7/505 , G06F7/02 , G06F7/49905 , G06F9/30094

14. 发明专利

JP3530418B2 Multiplication equipment 有权
公开(公告)号：JP3530418B2
公开(公告)日：2004-05-24
申请号：JP13314899
申请日：1999-05-13
申请人： Necエレクトロニクス株式会社
发明人：正俊奈良
IPC分类号： G06F7/38 , G06F7/50 , G06F7/505 , G06F7/523 , G06F7/53 , G06F7/52
CPC分类号： G06F7/505 , G06F7/4991 , G06F7/49921

15. 发明专利

JPS6149233A High-speed digital adder and subtractor circuit 失效
标题翻译：高速数字加法器和分路器电路
公开(公告)号：JPS6149233A
公开(公告)日：1986-03-11
申请号：JP17107484
申请日：1984-08-17
申请人： Nec Corp
发明人： NUKIYAMA TOMOJI
IPC分类号： G06F7/507 , G06F7/50 , G06F7/506 , G06F7/508
CPC分类号： G06F7/506 , G06F7/505
摘要： PURPOSE: To execute the digital addition and subtraction at a high speed without increasing greatly the hardware quantity, by providing plural unit circuits containing the carry farseeing means and output corrections means which correct selectively arithmetic outputs.
CONSTITUTION: Input data a
15 Wa
0 and b
15 Wb
0 are given to unit circuits U
1 W U
4 , and carry farseeing parts X
1 WX
4 decide the presence or absence of a carry. Carry outputs C
01 WC
04 are delivered to the unit circuits of upper digit stages. While arithmetic parts Y
1 WY
4 assume the presence of carries given from the lower digit stages and execute all addition and subtraction processes of the input data. In case the carries given from the lower digit stages, a carry input CI
j of logic "1" is supplied to an output correction part Zj. Then the part Zj delivers the arithmetic results of the arithmetic part Yj directly in the form of output data S
i+3 , S
i+2 , S
i+1 and S
i . While a carry input CI
j of logic "0" is supplied to the part Zj in case no carry is given from the lower digit stages. Then 1 is subtracted from the arithmetic result and delivered.
COPYRIGHT: (C)1986,JPO&Japio
摘要翻译：目的：通过提供包含携带观光装置的多个单元电路和输出校正装置，选择性地对运算输出进行校正，以高速执行数字加减法，而不会大大增加硬件数量。构成：输入数据a15-a0和b15-b0给予单位电路U1- U4，并携带观光部分X1-X4决定进位的存在与否。进位输出C01-C04输出到高位数级的单位电路。而算术部分Y1-Y4假定存在从较低数字级提供的载波，并执行输入数据的所有加法和减法处理。在从较低数字级提供的载波的情况下，逻辑“1”的进位输入C1j被提供给输出校正部分Zj。然后部分Zj以输出数据Si + 3，Si + 2，Si + 1和Si的形式直接传递运算部分Yj的算术结果。而在没有从较低数字级提供进位的情况下，将逻辑“0”的进位输入C1j提供给零件Zj。然后从算术结果中减去1并传递。

16. 发明专利

JP2009301210A N-digit subtraction unit, n-digit subtraction module, n-digit addition unit and n-digit addition module 审中-公开
标题翻译： N数字调制单元，N位数字调制模块，N数字调制单元和N位数字补充模块
公开(公告)号：JP2009301210A
公开(公告)日：2009-12-24
申请号：JP2008153259
申请日：2008-06-11
申请人： Tokyo Denki Univ , 学校法人東京電機大学
发明人： KASAHARA HIROSHI , NAKAMURA TSUGIO , SATO HITOSHI
IPC分类号： G06F7/50
CPC分类号： G06F7/505
摘要： PROBLEM TO BE SOLVED: To provide an N-digit addition and subtraction unit and an N-digit addition and subtraction module in which borrowing and carrying are not propagated in modules having basic digits.
SOLUTION: In the N-digit addition and subtraction unit and the N-digit addition and subtraction module using it, an output pattern of results of addition and subtraction is predicted based on a relation between an augend and an addend on the basis of regurality of addition and subtraction of an adder-subtracter, particularly, thereby preventing borrowing and carrying from being propagated in modules having basic digits.
COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：提供一个N位加减单元和一个N位加减模块，其中借用和携带不在具有基本数字的模块中传播。解决方案：在N位加减单元和使用它的N位加减模块中，基于加法和加数之间的关系来预测加法和减法结果的输出模式特别是加法器 - 减法器的加法和减法的重构，从而防止借用和携带在具有基本数字的模块中传播。版权所有（C）2010，JPO＆INPIT

17. 发明专利

JP2006139566A Arbitrary precision arithmetic apparatus, arbitrary precision arithmetic method, and electronic device 有权
标题翻译：仲裁精度算术设备，仲裁精度算法和电子设备
公开(公告)号：JP2006139566A
公开(公告)日：2006-06-01
申请号：JP2004328984
申请日：2004-11-12
申请人： Seiko Epson Corp , セイコーエプソン株式会社
发明人： KARAKI NOBUO
IPC分类号： G06F7/50
CPC分类号： G06F7/505 , G06F7/5016 , G06F2207/3816 , G06F2207/3872
摘要： PROBLEM TO BE SOLVED: To provide an arbitrary precision arithmetic apparatus with a comparatively simple structure so as to perform calculation by applying the same calculation algorithm regardless of precision in data. SOLUTION: The arbitrary precision arithmetic apparatus includes a master process part (2) for dividing first and second arbitrary precision numerical values X, Y respectively by N (N is a natural number) bits from lower order and outputting them in order as the first and second input values with an N bit length; and an N bit arithmetic apparatus (1) for performing the calculation of the supplied first and second input values X, Y, making a request to the master process part (2) for the calculation of the succeeding N bits whenever the calculation is completed, and adding the carry generated in the calculation to the calculation of the subsequent N bits. COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：提供具有相对简单结构的任意精密运算装置，以便通过应用相同的计算算法进行计算，而不管数据的精度如何。解决方案：任意精度运算装置包括：主处理部分（2），用于将第一和第二任意精度数值X，Y分别从低阶分配N（N是自然数）个比特，并以具有N位长度的第一和第二输入值; 以及N位运算装置（1），用于执行所提供的第一和第二输入值X，Y的计算，当计算完成时，向主处理部分（2）请求计算后续N位，并将计算中产生的进位加到后续N位的计算中。版权所有（C）2006，JPO＆NCIPI

19. 发明专利

JPS6125246A Full adder 失效
标题翻译：完全补充
公开(公告)号：JPS6125246A
公开(公告)日：1986-02-04
申请号：JP14658884
申请日：1984-07-13
申请人： Sharp Corp
发明人： YOSHII MASAHARU
IPC分类号： G06F7/501 , G06F7/50 , G06F7/505 , G06F7/508
CPC分类号： G06F7/505 , G06F2207/388 , G06F2207/3884
摘要： PURPOSE:To attain a full addition even in case an input variable has a change in a short time by performing additions in parallel for each bit of plural augends and addends with a prescribed synchronizing signal. CONSTITUTION:When equations I -III are calculated successively, the least significant, the 2nd and the most significant bits are carried out in cycles 1, 2, and 3 respectively with operation of the equation I. In the same way, the least significant, the 2nd and the most significant bits are carried out in cycles 2, 3 and 4 respectively with operation of the equation II. Then the operation of the equation III is also carried out in the same way. As a result, a full addition is possible although an input variable is applied synchronously with a frequency (f) that satisfies an equation IV (T1: carry time, Tn: n-bit full addition time) as long as the cycles 1, 2, 3... of a full adder are set at 1/f (f: clock).
摘要翻译：目的：即使在输入变量具有短时间变化的情况下，为了获得全部加法，通过对于具有规定的同步信号的多个加法器和加数的每个位并行地执行加法。构成：当连续计算方程式I-III时，最小有效值，第2位和最高有效位分别在方程I的操作中分别执行。同样，最小有效位，第二和最高有效位分别在等式II的操作中分别在周期2,3和4中执行。那么等式III的操作也以相同的方式进行。结果，尽管与满足等式IV（T1：进位时间，Tn：n位全加法时间）的频率（f）同步地施加输入变量，但是只要循环1,2 ，3 ...的全加器设置为1 / f（f：时钟）。

20. 发明专利

JPS5846733B2 JPS5846733B2 - 失效
公开(公告)号：JPS5846733B2
公开(公告)日：1983-10-18
申请号：JP5747876
申请日：1976-05-18
申请人： Nippon Telegraph & Telephone
发明人： HAGIWARA NOBORU , TAKAHASHI YUKIO , ITO HIROO
IPC分类号： G06F7/501 , G06F7/50 , G06F7/503 , G06F7/505 , G06F7/506
CPC分类号： G06F7/505

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