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1. 发明专利

JP2009527035A Packed subtraction operation in the microprocessor 审中-公开
公开(公告)号：JP2009527035A
公开(公告)日：2009-07-23
申请号：JP2008554452
申请日：2007-01-17
申请人：アトメル・コーポレイションAtmel Corporation
发明人：ストロム，オイビンド , ペダーセン，ロニー , レノ，エリク・ケイ
IPC分类号： G06F7/00 , G06F9/305
CPC分类号： G06F7/505 , G06F7/49921 , G06F9/30014 , G06F9/30036 , G06F9/3885 , G06F17/142 , G06F2207/382
摘要：パックされたハーフワード加算および減算演算が、レジスタファイル（１９）の指定されたソースレジスタ（ＲＥＧＡ，ＲＥＧＢ）の指定された上部（＿Ｔ）または下部（＿Ｂ）ハーフワード位置から得られるハーフワードオペランドに対して並行して行なわれる。このような演算の和および差の結果は、指定された宛先レジスタ（ＤＳＴ＿ＲＥＧ）の上部および下部ハーフワード位置のそれぞれへとパックされる。マイクロプロセッサは、加算演算または減算演算のいずれかを選択されたハーフワードオペランド（ＯＰＢＴ，ＯＰ＿Ａ＿Ｔ，ＯＰ＿Ｂ＿Ｂ，ＯＰ＿ＡＢ）に対して行なうよう独立して選択可能な（ＡＤＤＳＵＢ＿ＣＴＬ＿Ｔ，ＡＤＤＳＵＢＣＴＬＢ）別個のハーフワード加算器（１３，１５）に選択的に分割され得る加算器回路網を有する算術論理ユニット（ＡＬＵ１１）を含む。ＡＬＵのハーフワード加算器は、上部および下部ハーフワード位置の中から選択を行なうマルチプレクサ（２１−２６）の組を介してソースレジスタからオペランドにアクセスする。和および差の結果に対する２等分および飽和修正を伴う演算も与えられ得る。

2. 发明专利

JPS61123930A Overflow detection system of variable length data arithmetic 失效
标题翻译：可变长度数据算术过流检测系统
公开(公告)号：JPS61123930A
公开(公告)日：1986-06-11
申请号：JP24380184
申请日：1984-11-19
申请人： Fujitsu Ltd
发明人： IBE HISASHI , HAMADA KIMITOSHI , IBUKI YASUHIKO
IPC分类号： G06F7/38 , G06F7/00 , G06F7/493 , G06F7/50 , G06F7/505 , G06F7/508
CPC分类号： G06F7/505 , G06F2207/3816
摘要： PURPOSE:To allow a microprogram in terms of a decimal addition arithmetic to keep an arithmetic cycle without inserting a judgement cycle in an arithmetic flow and to speed up the arithmetic by providing an overflow generator circuit 11. CONSTITUTION:The overflow bit generator circuit 11 is equipped between a carrier generator circuit 7 and an overflow bit register 10, and sets the signal of the register 10 based on signals from the circuit 7, an operand length register 8 and a micro command. Namely, expressions I and II among logical expression of a signal DOVFL of the register 10 are used in case of the arithmetic of low-order four bytes to set the signal to the register 10. While the arithmetic of high-order four bits is executed, the circuit 11 checks the signal of the register 10 with the use of the expression III, and updates the signal in accordance with the presence of absence of overflow. In this arithmetic flow the high-order bit arithmetic is continued after the low-order bit arithmetic is finished, and therefore a judgement step can be omitted in terms of the program.
摘要翻译：目的：允许以十进制加法运算的微程序保持算术循环，而不会在算术流程中插入判断循环，并通过提供溢出发生器电路11来加速算术。构成：溢出位发生器电路11是配置在载波发生器电路7和溢出位寄存器10之间，并且基于来自电路7，操作数长度寄存器8和微指令的信号来设置寄存器10的信号。即，在低位四字节的算术的情况下使用寄存器10的信号DOVFL的逻辑表达式中的表达式I和II，以将信号设置到寄存器10.虽然执行高位四位的算术电路11使用表达式III检查寄存器10的信号，并且根据不存在溢出来更新信号。在该算术流程中，在低位比特算术结束之后继续高阶比特算术，因此在程序方面可以省略判断步骤。

3. 发明专利

JPS59174942A Arithmetic control device 失效
标题翻译：算术控制装置
公开(公告)号：JPS59174942A
公开(公告)日：1984-10-03
申请号：JP4992983
申请日：1983-03-25
申请人： Toshiba Corp
发明人： EGUCHI KAZUTOSHI
IPC分类号： G06F7/00 , G06F7/50 , G06F7/505 , G06F7/76
CPC分类号： G06F7/505 , G06F7/4991 , G06F2207/3816
摘要： PURPOSE:To prevent redundant calculation and to improve the practical arithmetic processing speed of a variable-length data, by checking the number of effective figures of the 2nd operand and performing the precheck of overflow by using the checked result. CONSTITUTION:An Reg II (the number of effective figures of the 2nd operand) selected by a selector 33 and an L1*2 (which is obtained by shifting L1 data leftward by one bit) selected by another selector 34 are inputted into an adder- subtracter 35. When the subtraction result of L1*2-Reg II is 0 (zero) or negative, it is judged that overflow occurs. In case where it is judged that overflow occurs, the calculation is not executed by a calculating section and a condition code indicating overflow is produced by treating the calculation as processing- terminated one. On the other hand, when no overflow is judged as a result of the calculation, arithmetic of (the 1st operand + one digit) is executed by the arithmetic section.
摘要翻译：目的：为了防止冗余计算并提高可变长度数据的实际算术处理速度，通过使用检查结果检查第二个操作数的有效数字并执行溢出预检。构成：由选择器33选择的寄存器II（第二操作数的有效数字）和由另一个选择器34选择的将L1数据向左移位一位的L1 * 2输入到加法器 - 减法器35.当L1 * 2-Reg II的减法结果为0（零）或否定时，判断为溢出。在判定发生溢出的情况下，计算部分不执行计算，通过将计算作为处理终止处理来生成表示溢出的条件代码。另一方面，当作为计算的结果未判断溢出时，由运算部执行（第1操作数+ 1位）的运算。

4. 发明专利

JP5375331B2 Arithmetic circuit and power-saving methods 有权
公开(公告)号：JP5375331B2
公开(公告)日：2013-12-25
申请号：JP2009123499
申请日：2009-05-21
申请人：富士通株式会社
发明人：一広阿部
IPC分类号： G06F7/50
CPC分类号： H03K19/0008 , G06F7/505 , G06F7/509 , H03K5/1515 , H03K19/00361
摘要： An arithmetic circuit includes a rearranging unit that rearranges input signals sequentially inputted to the rearranging unit, so that current input signals do not change from immediately previous input signals, and an arithmetic processing unit that performs an arithmetic process on the rearranged input signals rearranged by the rearranging unit.

5. 发明专利

JP4147423B2 Arbitrary precision arithmetic unit, arbitrary precision calculation method, and electronic equipment 有权
公开(公告)号：JP4147423B2
公开(公告)日：2008-09-10
申请号：JP2004328984
申请日：2004-11-12
申请人：セイコーエプソン株式会社
发明人：信雄唐木
IPC分类号： G06F7/50
CPC分类号： G06F7/505 , G06F7/5016 , G06F2207/3816 , G06F2207/3872

6. 发明专利

JP3637923B2 A method of operating a processing unit 失效
公开(公告)号：JP3637923B2
公开(公告)日：2005-04-13
申请号：JP31778293
申请日：1993-12-17
申请人：ゼロックスコーポレイションXerox Corporation
发明人：ダニエル・デイビース
IPC分类号： G06F7/38 , G06F7/02 , G06F7/48 , G06F7/50 , G06F7/505 , G06F15/80
CPC分类号： G06F7/505 , G06F7/02 , G06F7/026 , G06F7/48 , G06F7/49905 , G06F9/30021 , G06F9/30036 , G06F2207/3828 , G06F2207/386

7. 发明专利

JPS61109140A Adder 失效
标题翻译： ADDER
公开(公告)号：JPS61109140A
公开(公告)日：1986-05-27
申请号：JP22925584
申请日：1984-10-31
申请人： Toshiba Corp , Toshiba Micro Comput Eng Corp
发明人： SAKAGAMI KENJI
IPC分类号： G06F7/00 , G06F7/50 , G06F7/505 , G06F7/508
CPC分类号： G06F7/505
摘要： PURPOSE:To perform the addition at a high speed by supposing a prescribed carry without waiting for a carry given from an adder for lower bits and performing the addition of upper bits in parallel with the addition of lower bits. CONSTITUTION:An adder circuit 11b at the upper bit side supposes the carry output as '0' without waiting for the carry output given from an adder circuit 11a at the lower bit side. Then both circuits 11a and 11b start their addition operations. The coincidence is detected by a control circuit 14 with the carry input set previously to the circuit 11b in case the carry output is equal to '0' at a time point when the addition is over with the circuit 11a. Then the outputs of both circuits 11a and 11b are supplied to an accumulator 18. While the addition of upper bits is carried out again based on the carry of the circuit 11a if no coincidence is detected by the circuit 14.
摘要翻译：目的：通过假设规定的进位来执行高速相加，而不用等待来自加法器的较低位的进位，并且加上较低位并行执行高位加法。构成：高位端的加法器电路11b将进位输出设为0，而不用等待从低位侧的加法电路11a给出的进位输出。然后，电路11a和11b开始它们的相加操作。在加法结束电路11a的时间点的进位输出为“0”的情况下，通过控制电路14检测到携带输入预先设定到电路11b的控制电路14。然后，电路11a和11b的输出被提供给累加器18.如果电路14没有检测到重合，则基于电路11a的进位再次执行高位的相加。

8. 发明专利

JPS60215238A Adder 失效
标题翻译： ADDER
公开(公告)号：JPS60215238A
公开(公告)日：1985-10-28
申请号：JP7325084
申请日：1984-04-10
申请人： Mitsubishi Electric Corp
发明人： OOTSUKA AKIRA , NAKAMURA KAZUO
IPC分类号： G06F7/50 , G06F7/505 , G06F7/506
CPC分类号： G06F7/505 , G06F2207/3876
摘要： PURPOSE:To decrease the number of reverse amplifiers and to shorten the signal transmission time by amplifying a carry signal with a reverse amplifier means and setting the input logics opposite to each other for partial adders following said amplifier means. CONSTITUTION:A carry signal amplifier consists of reverse amplifiers 25 and 26 for a multi-digit adder containing plural cascaded partial adders. Then the partial adders of unit blocks where the carry signal has a positive or negative logic are used selectively according to the logic of the carry signal. The number of reverse amplifiers is reduced to half since a reverse amplifier is used for amplification of the carry signal. In this way, the transmission delay time of the carry signal is shortened.
摘要翻译：目的：为了减少反向放大器的数量，并通过用反向放大器装置放大进位信号来缩短信号传输时间，并将输入逻辑设置为彼此相反，用于在所述放大器装置之后的部分加法器。构成：进位信号放大器包括用于包含多个级联部分加法器的多位加法器的反相放大器25和26。然后根据进位信号的逻辑选择性地使用进位信号具有正逻辑或负逻辑的单位块的部分加法器。反向放大器的数量减少到一半，因为反向放大器用于放大进位信号。以这种方式，进位信号的传输延迟时间缩短。

9. 发明专利

JPS5910032A Logic circuit using transfer gate 失效
标题翻译：使用转移门的逻辑电路
公开(公告)号：JPS5910032A
公开(公告)日：1984-01-19
申请号：JP6851183
申请日：1983-04-20
申请人： Ibm
发明人： PIITAA UIRIAMU KUTSUKU , HIYUNGUUHIYUI SHII , GUREN SESU MIRANKAA
IPC分类号： H03K19/173 , G06F7/50 , G06F7/505 , G06F7/506 , G06F7/508
CPC分类号： G06F7/505

10. 发明专利

JP2010271946A Arithmetic circuit and power saving method 有权
标题翻译：算术电路和省电方法
公开(公告)号：JP2010271946A
公开(公告)日：2010-12-02
申请号：JP2009123499
申请日：2009-05-21
申请人： Fujitsu Ltd , 富士通株式会社
发明人： ABE KAZUHIRO
IPC分类号： G06F7/50
CPC分类号： H03K19/0008 , G06F7/505 , G06F7/509 , H03K5/1515 , H03K19/00361
摘要： PROBLEM TO BE SOLVED: To reduce power consumption during circuit operation. SOLUTION: The rearranging circuit 11 of an arithmetic circuit 10 rearranges input signals sequentially input, so that there is no change between a previous input signal and a current input signal. More specifically, the values of an input A and an input B input from paths are rearranged by the rearranging circuit 11 of the arithmetic circuit 10 so that when the input A is "1", an output A' is "0", and when the input B is "0", an output B' is "1". A 2-input adder 12 sequentially receives the input signals rearranged by the rearranging circuit 11, and performs an arithmetic process. COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：降低电路运行时的功耗。解决方案：算术电路10的重排电路11重新排列顺序输入的输入信号，使得先前的输入信号和电流输入信号之间没有变化。更具体地说，输入A和从路径输入的输入B的值由算术电路10的重排电路11重新排列，使得当输入A为“1”时，输出A'为“0” 输入B为“0”，输出B'为“1”。 2输入加法器12顺序地接收由重排电路11重排的输入信号，并进行运算处理。版权所有（C）2011，JPO＆INPIT

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