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1. 发明专利

JP2022500749A フェッチグループのシーケンスのための分岐予測ユニットへのアクセスの制御审中-公开
公开(公告)号：JP2022500749A
公开(公告)日：2022-01-04
申请号：JP2021513296
申请日：2019-06-18
申请人：アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド , ADVANCED MICRO DEVICES INCORPORATED
发明人：アディシャヤラバルティ , ジョンカラマティアノス , マシューアール. ポレンバ
IPC分类号： G06F9/32 , G06F9/38
摘要：プログラムコード内の命令を実行する場合に、制御転送命令(CTI)を処理する電子デバイスについて説明する。電子デバイスは、分岐予測機能ブロック及びシーケンシャルフェッチロジック機能ブロックを含むプロセッサを有する。シーケンシャルフェッチロジック機能ブロックは、CTIに関連付けられた記録に基づいて、CTIを含まないと以前に決定された命令の特定の数のフェッチグループが、CTIに続けて順次実行されるためにフェッチされることを決定する。特定の数のフェッチグループの各々がフェッチされて実行の準備がされると、シーケンシャルフェッチロジックは、そのフェッチグループ内の命令の分岐予測情報を取得するための分岐予測機能ブロックへの対応するアクセスを抑制する。【選択図】図7

2. 发明专利

JP2021535470A 有界ポインタの使用を制御するための装置及び方法审中-公开
公开(公告)号：JP2021535470A
公开(公告)日：2021-12-16
申请号：JP2021507621
申请日：2019-07-05
申请人：アーム・リミテッド
发明人：アイラペティアン、ルーベンボリソビッチ , ブロツキー、ケビン , ランコフ、ブラニスラブ
IPC分类号： G06F21/12 , G06F9/32 , G06F9/34 , G06F12/02 , G06F12/14
摘要：有界ポインタの使用を制御するための装置及び方法が提供される。装置は、メモリ内のメモリ領域を割り当てるためのメモリ割り当て回路、及び有界ポインタを生成するための有界ポインタ生成回路を有し、これらの有界ポインタはメモリ領域へのアクセスにおける使用のための少なくとも1つの取り消し可能な有界ポインタを含む。取り消し可能な有界ポインタは、ポインタ値及びメモリ領域のアドレス範囲を特定する範囲情報を与える。メモリ割り当て回路は、メモリのヘッダ位置においてメモリ領域用のヘッダを提供するように構成され、ヘッダはメモリ領域に関連付けられる第1のトークン値に初期化される第1のトークン・フィールドを有する。ヘッダ位置は、取り消し可能な有界ポインタによって与えられる範囲情報から導出可能である。メモリ割り当て回路はメモリ領域の解放に応答して、ヘッダの第1のトークン・フィールド内の格納値を修正する。上述のステップの結果として、取り消し可能な有界ポインタを使用してメモリ・アドレスを生成するためのリクエストに応答して、第1のトークン・フィールド内の格納値が変更されていると判断される場合、使用認可チェックはメモリ・アドレスの生成を妨げるよう構成することができる。これは、関連付けられるメモリ領域が解放された後に有界ポインタを使用しようとする試行がなされる場合、use−after−freeシナリオを妨げようと試みるための堅牢なメカニズムを与える。

3. 发明专利

JP2021532471A 早期リターン予測を有する分岐ターゲットバッファ审中-公开
公开(公告)号：JP2021532471A
公开(公告)日：2021-11-25
申请号：JP2021503748
申请日：2019-07-17
申请人：アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド , ADVANCED MICRO DEVICES INCORPORATED
发明人：アパルナシャガラジャン , マリウスエバース , アルナーチャラムアンナマライ
IPC分类号： G06F9/38 , G06F9/32
摘要：プロセッサ[100]は、複数のエントリ[111]を有する分岐ターゲットバッファ(BTB)[110]を含み、各エントリは、分岐命令であると予測される関連する命令ポインタ[101]値に対応する。各BTBエントリは、分岐命令の予測分岐ターゲットアドレスを記憶し、さらに、予測分岐ターゲットアドレスに関連する命令のブロック内の次の分岐がリターン命令であると予測されるかどうかを示す情報を記憶する。次の分岐がリターン命令であると予測されることをBTBが示していることに応じて、プロセッサは、この予測リターン命令に対するリターンアドレスを記憶するリターンスタック[115]へのアクセスを開始する。プロセッサは、BTBに記憶されたリターン予測に応じてリターンスタックへのアクセスを開始することによって、リターンアドレスを識別する際の遅延を低減し、それによって、処理効率を向上させる。【選択図】図1

4. 发明专利

JP2021157766A シャドウスタックを効率的に管理および処理するための装置および方法审中-公开
公开(公告)号：JP2021157766A
公开(公告)日：2021-10-07
申请号：JP2020196091
申请日：2020-11-26
申请人：インテル・コーポレーション
发明人：ヴェドビヤスシャンボーク , ギルバートネイガー , ディーパックケー. グプタ , エイチ. ピーターアンヴィン
IPC分类号： G06F9/32
摘要：【課題】シャドウスタックを効率的に管理するための装置及び方法を提供する。【解決手段】複数のシャドウスタックポインタ(SSP)を格納するための、各SSPが、異なるイベント優先度に関連付けられている複数のレジスタと、第1のイベント優先度レベルに関連する第1のイベントの受信に応答して、複数のレジスタの第1のレジスタから複数のSSPの第1のSSPを選択するためのイベント処理回路であって、第1のSSPが、第1のシャドウスタックの最上部を識別するために使用可能である、イベント処理回路と、第1のSSPが以前に検証されているかどうかを判断するための検証および使用チェック回路と、を備える。第1のSSPが以前に検証されていない場合は、一連のアトミック操作を開始して第1のSSPを検証し、第1のSSPが使用されていないことを確認する。【選択図】図13

5. 发明专利

JP2021140732A キャッシュデバイス、命令キャッシュ、命令処理システム、データ処理方法、データ処理装置、コンピュータ可読記憶媒体及びコンピュータプログラム有权
公开(公告)号：JP2021140732A
公开(公告)日：2021-09-16
申请号：JP2020153943
申请日：2020-09-14
申请人：ベイジンバイドゥネットコムサイエンスアンドテクノロジーカンパニーリミテッド
发明人：タン,チャオ , トゥー,シュエリャン , シュイ,インナン , アン,カン
IPC分类号： G06F12/084 , G06F12/0875 , G06F12/0842 , G06F9/32 , G06F12/0893
摘要：【課題】命令キャッシュによる外部命令メモリ読み出し応答にバスはランダムな遅延するが、遅延時間内に、カーネルが命令キャッシュからフェッチ欠落が発生する可能性がある。欠落命令のフェッチ機能を実現するために必要なハードウェアコストを削減できる命令キャッシュを提供する。【解決手段】キャッシュデバイスは、第1キューと、第2キューを有する。一のキューを使用してicacheに処理開始されていない欠落命令識別子をキャッシュし、他のキューを使用してバスにより応答されたが書き戻されていない欠落命令識別子をキャッシュする。2つのキューに対するポップポートを設けることにより、該キャッシュデバイスは、命令欠落が発生する際に、処理開始されていない欠落命令識別子とバスにより応答されたが書き戻されていない欠落命令識別子とを同時に記憶することができ、キャッシュデバイスの数が大幅に節約される【選択図】図1

6. 发明专利

JP2021521538A 短絡高速化のための複合条件の並べ替え审中-公开
公开(公告)号：JP2021521538A
公开(公告)日：2021-08-26
申请号：JP2020556305
申请日：2019-03-12
申请人：マイクロソフトテクノロジーライセンシング,エルエルシー
发明人：サブネ,アミット・ジャヤント , ブルマー,エリック・アビ
IPC分类号： G06F9/32 , G06F8/41
摘要：コンパイラにおいてソース・コードを受けるように構成されたプロセッサーを含むコンピューティング・デバイスを提供する。ソース・コードは、複数の条件を有する少なくとも1つの複合条件を含んでもよい。ソース・コードは、更に、複数の条件の中の各条件について、その条件を評価するための命令を含むそれぞれのコード・ブロックを含んでもよい。複数の条件の複数の順序付けの中の各順序付けについて、プロセッサーは、その順序付けが1つ以上の正当さ制約を満たすことを判定してもよい。1つ以上の正当さ制約を満たす複数の順序付けの中の各順序付けについて、プロセッサーは、その順序付けのそれぞれの推定計算コストを判定してもよい。プロセッサーは、1つ以上の正当さ制約を満たす複数の順序付けの内、最も低い推定計算コストを有する順序付けを有するように、複数の条件を並べ替えてもよい。【選択図】図5

8. 发明专利

JP2021516384A 分岐予測回路及びその制御方法审中-公开
公开(公告)号：JP2021516384A
公开(公告)日：2021-07-01
申请号：JP2020543379
申请日：2019-02-03
申请人： ▲龍▼芯中科技▲術▼有限公司 , LOONGSON TECHNOLOGY CORPORATION LIMITED
发明人：フーウェイウー , ワンウェンシアン , ウールイヤン
IPC分类号： G06F9/38 , G06F9/30 , G06F9/32
摘要：本発明の実施例は、分岐予測回路及びその制御方法を提供し、コンピュータ技術分野に関する。当該分岐予測回路は少なくとも1つの分岐予測器を含み、分岐予測器は予測情報決定モジュール、読み出し回路及び分岐予測テーブルを含む。そのうち、予測情報決定モジュールは、予測対象分岐命令に対応するプログラム識別情報及び分岐予測テーブルに基づき、予測対象分岐命令に対応するターゲット予測情報を決定し、読み出し回路は、ターゲット予測情報を分岐命令実行及び制御ユニットに送信し、これにより、分岐命令実行及び制御ユニットはターゲット予測情報に基づいて予測処理を行い、予測対象分岐命令に対応する予測結果を生成する。本発明の実施例は、従来の技術において、分岐予測器が異なるプログラムを区別できないため、悪意の攻撃プログラムは攻撃されたプログラムが実行される時の分岐予測器の予測動作を間接的に操ることができるという問題を解決する。【選択図】図1

9. 发明专利

JP2021516378A 権限横断リニアプローブに対する防護のためのシステム、方法および装置审中-公开
公开(公告)号：JP2021516378A
公开(公告)日：2021-07-01
申请号：JP2020533106
申请日：2019-03-14
申请人：インテル・コーポレーション
发明人：シャンブホーグ、ヴェドビヤス , ナズマン、ジョセフ , パテル、バイジュ
IPC分类号： G06F9/355 , G06F9/34 , G06F9/32 , G06F9/38
摘要：権限横断リニアアクセスから防護するためのシステム、方法および装置を説明する。例えば、装置であって、現在の権限レベルを格納するための権限レベルストレージと、権限レベルストレージに結合されたアドレスチェック回路であって、現在の権限レベルとリニアアドレスの最上位ビットとの比較に基づいて、命令に関連付けられたリニアアドレスが装置のリニアアドレス空間の区分へアクセスすることを許可されるかどうかを決定するためのアドレスチェック回路とを備える装置の実装が説明される。

10. 发明专利

JP2021093012A コンパイルプログラム、および情報処理装置审中-公开
公开(公告)号：JP2021093012A
公开(公告)日：2021-06-17
申请号：JP2019223768
申请日：2019-12-11
申请人：富士通株式会社
发明人：原口正寿 , 鎌塚俊 , 渡辺健介
IPC分类号： G06F9/38 , G06F9/32 , G06F9/355 , G06F8/41
摘要：【課題】適切な手法でループ処理を最適化できるようにする。【解決手段】情報処理装置10は、ループ命令列1に基づいて、マスクで有効とした1以上の要素に対してSIMD命令によって並列で演算を実行させる処理を繰り返すループ処理が記述された第1SIMD化命令列2を生成する。次に情報処理装置10は、配列内の不連続の複数の要素をSIMDレジスタ内の連続の領域へ格納して、SIMDレジスタ内の複数の要素に対してSIMD命令により並列で演算を実行する処理を繰り返すループ処理が記述された第2SIMD化命令列3を生成する。そして情報処理装置10は、第1SIMD化命令列2と第2SIMD化命令列3と処理時間に基づいて、コンパイル後のプログラムに含める命令列を選択する。【選択図】図1

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