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1. 发明公开

EP0868783A1 PROCEDURE AND CIRCUIT FOR HOLDING LOCK STATE IN A DIGITAL PLL 失效
标题翻译：方法和电路维护同步状态在数字锁相环
公开(公告)号：EP0868783A1
公开(公告)日：1998-10-07
申请号：EP96934618.0
申请日：1996-10-10
申请人： Italtel s.p.a.
发明人： VITI, Maurizio
IPC分类号： H03L7
CPC分类号： H03L7/145
摘要： A procedure is described for generation of a local clock signal by means of a digital PLL allowing the PLL to hold the lock even during any microbreaks in the synchronizing signal. The circuit which implements the procedure includes a module counter N (2DIV/N) dividing the local clock frequency in a manner identical to that used for the link. A logic (FF1/2/3; 1,2) presets the beginning of count in phase with the rising fronts of the external synchronism signal (CKRIF) to create a locally synthesized synchronism signal (CKRIF.RIC). A monostable (MONOS) detects the presence of the above mentioned fronts and commands a two-input selector (SEL) to switch to the PLL the external synchronism signal or, in the absence thereof, that synthesized locally. In a variant for PCM line signals the selector is replaced by a gate OR (SOM) and the monostable is missing.

2. 发明公开

EP0099814A1 Dispositif de récupération de fréquence d'horloge adapté aux radiocommunications à haute fréquence en milieux pertubés 有权
标题翻译：设计成在受干扰的环境的无线链路的高频设备用于恢复时钟频率。
公开(公告)号：EP0099814A1
公开(公告)日：1984-02-01
申请号：EP83401422.7
申请日：1983-07-08
申请人： THOMSON-CSF
发明人： Pinsard, Hervé , Collin, Claude , Faydit, Joel
IPC分类号： H04L7/02 , H03L7/14
CPC分类号： H04L7/027 , H03L7/145
摘要： Le dispositif comporte un circuit de redressement (10), un circuit de filtrage (20), un circuit de commutation (30) et un circuit de sortie (40) à ligne à retard (8) commandée par un oscillateur (9) asservi en phase, l'entrée du circuit de sortie étant reliée à la sortie du circuit de filtrage lorsque la liaison a un niveau de bruit inférieur à un certain seuil, et l'entrée du circuit de sortie étant reliée à sa propre sortie lorsque la liaison a un niveau de bruit supérieur à ce seuil.
Application aux équipements de transmission numérique pour radiocommunications par propagation troposphérique ou ionosphérique et à partir de véhicules mobiles.

3. 发明授权

EP0868783B1 PROCEDURE AND CIRCUIT FOR HOLDING LOCK STATE IN A DIGITAL PLL 失效
标题翻译：方法和电路维护同步状态在数字锁相环
公开(公告)号：EP0868783B1
公开(公告)日：2001-08-29
申请号：EP96934618.8
申请日：1996-10-10
申请人： Siemens Information and Communication Networks S.p.A.
发明人： VITI, Maurizio
IPC分类号： H03L7/14
CPC分类号： H03L7/145
摘要： A procedure is described for generation of a local clock signal by means of a digital PLL allowing the PLL to hold the lock even during any microbreaks in the synchronizing signal. The circuit which implements the procedure includes a module counter N (2DIV/N) dividing the local clock frequency in a manner identical to that used for the link. A logic (FF1/2/3; 1,2) presets the beginning of count in phase with the rising fronts of the external synchronism signal (CKRIF) to create a locally synthesized synchronism signal (CKRIF.RIC). A monostable (MONOS) detects the presence of the above mentioned fronts and commands a two-input selector (SEL) to switch to the PLL the external synchronism signal or, in the absence thereof, that synthesized locally. In a variant for PCM line signals the selector is replaced by a gate OR (SOM) and the monostable is missing.

4. 发明公开

EP0721698A1 METHOD FOR CONTROLLING A PHASE-LOCKED LOOP, AND A PHASE-LOCKED LOOP 失效
标题翻译：一种用于控制相回路和锁相环
公开(公告)号：EP0721698A1
公开(公告)日：1996-07-17
申请号：EP94927679.0
申请日：1994-09-26
申请人： NOKIA TELECOMMUNICATIONS OY
发明人： KIVIJÄRVI, Antti
IPC分类号： H03L7
CPC分类号： H03L7/199 , H03L7/081 , H03L7/14 , H03L7/145
摘要： The invention relates to a method for controlling a phase-locked loop in a locking situation, and to a phase-locked loop. The loop comprises a phase detector (13), a loop filter (14) and a voltage-controlled oscillator (15) connected in succession, a feedback path being established from the output of the oscillator to a second input (12) in the phase detector. In response to a change causing a currently used input signal to become inadequate for locking, the signal connected from the loop filter (14) to the oscillator (15) is frozen to a constant value, and in response to a change causing a currently used signal to become again adequate for locking, the freezing is removed. In the method, in order that the locking would take place directly, without any sudden phase changes, (a) the output signal of the loop filter (14) is additionally maintained substantially at said constant value by means of the feedback loop (25; 45) in response to a change causing the currently used input signal to become inadequate for locking; and (b) the control provided by said feedback loop for the loop filter (14) is frozen substantially at its current value in response to a change causing the signal to become again adequate for locking.

5. 发明公开

EP0652642A1 Method and apparatus for a phase-locked loop circuit with holdover mode 失效
标题翻译： Verfahren und Vorrichtungfüreine Phasenregelschleife mtitÜberbrückungsmodus。
公开(公告)号：EP0652642A1
公开(公告)日：1995-05-10
申请号：EP94307851.9
申请日：1994-10-26
申请人： AT&T Corp.
发明人： Alder, John M. , Bontekoe, Hendricus Maria Hyacinthus
IPC分类号： H03L7/14 , H03L7/07 , H03L7/23
CPC分类号： H03L7/07 , H03L7/085 , H03L7/145 , H03L7/235
摘要： A phase-locked loop circuit with holdover mode is formed utilizing a primary (3) and secondary (4) phase-locked loop circuits. Each loop circuit comprises a phase detector (20;60), loop filter (30;20), VCXO (40;80) and frequency divider (50;90). The secondary loop (4) is configured such that its output is very stable. The primary loop (3) is phase-locked on a received reference clock signal (Vref) and the second loop (4) is phase locked on the output (V0,N1) of the primary loop, the scaled output of the secondary loop being parallel to the reference clock signal. If the incoming reference signal is interrupted or lost the circuit is switched (by 8,10) to a holdover mode where the input (21) of the primary loop is switched to the stable scaled output of the secondary loop. In holdover mode, the output of the primary loop is phase-locked to the stable output of the secondary loop. When the reference clock signal is reestablished, the input of the primary loop is switched back (by 8,10) to the reference clock signal.
摘要翻译：具有保持模式的锁相环电路利用初级（3）和次级（4）锁相环电路形成。每个环路电路包括相位检测器（20; 60），环路滤波器（30; 20），VCXO（40; 80）和分频器（50; 90）。辅助回路（4）被配置成使得其输出非常稳定。主回路（3）在接收的参考时钟信号（Vref）上相位锁定，第二回路（4）在主回路的输出（V0，N1）上相位锁定，次级回路的定标输出为平行于参考时钟信号。如果输入的参考信号被中断或丢失，则电路被切换（8,10）到保持模式，其中主回路的输入（21）被切换到次级回路的稳定的定标输出。在保持模式下，主回路的输出相位锁定到次级回路的稳定输出。当重新建立参考时钟信号时，主回路的输入被切换回（参考8,10）到参考时钟信号。

6. 发明公开

EP2882131A1 Bimodal serial link CDR architecture 有权转让
标题翻译： CDR-Architektur mit bimodaler serieller Verbindung
公开(公告)号：EP2882131A1
公开(公告)日：2015-06-10
申请号：EP14195592.2
申请日：2014-12-01
申请人： Samsung Display Co., Ltd.
发明人： Song, Sanquan , Amirkhany, Amir
IPC分类号： H04L7/033 , H03L7/07 , G09G5/00 , H04L7/00
CPC分类号： H03L7/0807 , G09G5/008 , H03L7/07 , H03L7/087 , H03L7/0891 , H03L7/091 , H03L7/1072 , H03L7/145 , H04L7/0008 , H04L7/0025 , H04L7/0091 , H04L7/033 , H04L7/0331
摘要： A system for generating a local clock, configurable to utilize a forwarded clock and a data stream, or a data stream only, as frequency and phase references. In one embodiment, the system includes a phase locked loop that may be referenced to a forwarded clock, or to a phase reference formed from received data, utilizing a sampler, a crossing sampler, and a bang-bang phase detector. The system includes a local phase recovery loop which may utilize the bang-bang phase detector as part of a phase detector for controlling a phase interpolator, the output of the phase interpolator serving as the local clock for clocking received data.
摘要翻译：用于产生本地时钟的系统，可配置为仅将转发的时钟和数据流或数据流用作频率和相位参考。在一个实施例中，该系统包括可以使用采样器，交叉采样器和爆炸相位检测器参考的转发时钟或由接收数据形成的相位参考的锁相环。该系统包括局部相位恢复回路，其可以利用爆轰相位检测器作为用于控制相位内插器的相位检测器的一部分，相位内插器的输出用作时钟接收数据的本地时钟。

7. 发明公开

EP1892837A1 Clock supply circuit and clock supply method 审中-公开
标题翻译： Taktversorgungsschaltung und Taktversorgungsverfahren
公开(公告)号：EP1892837A1
公开(公告)日：2008-02-27
申请号：EP07114599.9
申请日：2007-08-20
申请人： NEC CORPORATION
发明人： Kon, Makoto , Okuyama, Keiichi
IPC分类号： H03L7/14
CPC分类号： H03L7/143 , H03L7/145 , H03L7/146
摘要： The present invention provides a clock supply device and a clock supply method by which the holdover characteristics that maintains with high precision the same frequency as the frequency observed immediately before an error can be achieved simply with the addition of a high stability oscillator. An output clock signal that is output from a conventional PLL circuit is monitored with a clock signal of a high-stability fixed oscillator, and the monitor result is written in a memory. A holdover reference generating circuit averages the result written over a certain period of time. When a frequency error monitoring circuit detects a frequency error in an input reference signal, a selector selects a holdover reference, instead of the input reference signal, and inputs the holdover reference to the PLL circuit. Alternatively, the holdover reference generating circuit may select the input of the PLL circuit at the time of an error, and then perform holdover.
摘要翻译：本发明提供一种时钟提供装置和时钟提供方法，通过该时钟供给装置和时钟提供方法，可以简单地通过添加高稳定性振荡器来实现保持与高精度保持相同频率的保持特性。由常规PLL电路输出的输出时钟信号由高稳定性固定振荡器的时钟信号监视，监视结果写入存储器。保持参考产生电路对在一段时间内写入的结果进行平均。当频率误差监视电路检测到输入参考信号中的频率误差时，选择器选择保持参考而不是输入参考信号，并将保持参考输入到PLL电路。或者，保持参考生成电路可以在错误时选择PLL电路的输入，然后执行保持。

8. 发明公开

EP0063673A1 Schaltung zum Erzeugen einer sinusförmigen Synchronisierspannung für die Zündung von Thyristoren 有权转让
标题翻译：电路用于晶闸管的点火产生的正弦同步电压。
公开(公告)号：EP0063673A1
公开(公告)日：1982-11-03
申请号：EP82100391.0
申请日：1982-01-21
申请人： CONTRAVES AG
发明人： Schwager, Anton , Suter, Hans-Jörg
IPC分类号： H02M1/08 , H03L7/14
CPC分类号： H02M1/081 , H03L7/145 , Y10S388/911 , Y10S388/917
摘要： Die Synchronisierspannung (16) wird als Produkt (12) der Ausgangsspannung (10) eines PLL (5) mit dem Betragsmittelwert (3) der Netzspannung (1) gebildet. Die Synchronisierspannung wird mit der Netzspannung verglichen (17, 18, 24): ein erstes Steuersignal (26) wird erzeugt, wenn beide Spannungen gleich sind. Ein Umschalter (30, 31) leitet in einem ersten Schaltzustand (31) die Netzspannung und in einem zweiten Schaltzustand (30) die Synchronisierspannung zum Bezugsfrequenz-Eingang (11) des PLL. Ein zweites Steuersignal (29) wird erzeugt, wenn der PLL auf die ihm zugeleitete Bezugsfrequenz eingerastet ist. Der Umschalter (30, 31) wird von beiden Steuersignalen derart gesteuert (26, 29, 36, 41), daß beim Fehlen des ersten Steuersignals und gleichzeitigem Vorliegen des zweiten Steuersignals der zweite und andernfalls der erste Schaltzustand erreicht wird. Anwendung im Stromregelkreis eines Antriebes für einen starken Elektromotor, bei einem Speisungsnetz zu 400 Hz mit einem schwachen Generator.
摘要翻译：同步（16）被形成为产物（12）的PLL的输出电压（10）（5）与所述电源电压的幅值平均值（3）（1）。同步是与电压与电源（17，18，24）：当两个电压相等，产生第一控制信号（26）。转换开关（30，31）通过在第一开关状态（31），将电源电压和在第二开关状态（30），用于同步的PLL的基准频率输入端（11）。当PLL被锁定到所供给的使他参考频率生成一个第二控制信号（29）。所述开关（30,31）被控制（26，29，36，41），在没有第一控制信号和第二控制信号的同时存在，第二和否则，当达到第一切换状态。这两个控制信号，使得在用于电动马达驱动器的电流控制环应用，其特征在于，馈电网络400赫兹与弱发生器。

9. 发明公开

EP0308709A1 Frequenzdemodulator in PLL-Technik 失效
标题翻译： PLL-Technik中的频率调制器。
公开(公告)号：EP0308709A1
公开(公告)日：1989-03-29
申请号：EP88114400.0
申请日：1988-09-03
申请人： Deutsche Thomson-Brandt GmbH
发明人： Pery, Antoine , Rufray, Jean-Claude
IPC分类号： H03D3/24
CPC分类号： H03D3/241 , H03D2200/0047 , H03D2200/0052 , H03D2200/0082 , H03L7/145
摘要： Zur automatischen Einstellung der Ruhefrequenz F o eines Oszillators wird während bestimmter Zeiten eine Gleichspannung an den Eingang des Demodulators geschaltet. Bei einem idealen Demodulator entsteht an seinem Ausgang eine Gleichspannung, jedoch infolge eines immer vorhandenen Off-Sets des Demodulators erscheint während des Abgleichs immer ein Wechselspannungsanteil mit der Frequenz F o . In jedem Fall unterscheidet sich das Ausgangssignal in der Frequenz von derjenigen des demodulierten Signals. Durch Gleichrichtereffekte nachfolgender Stufen ergibt sich eine Gleichspannung, die einen Fehlabgleich vortäuscht.
Um diesen Nachteil zu beseitigen, wird auf den Eingang (3) des Multiplizierers (4) während des Abgleichs die gleiche Frequenz gegeben wie im Demodulatorbetrieb, die jedoch um 90 Grad in der Phase gedreht ist. Dadurch ergibt sich immer am Ausgang ein Mittelwert Null.
Frequenzdemodulator z.B. für SECAM-Signale.
摘要翻译：在某些时间段内，直接电压连接到解调器的输入端，用于自动调整振荡器的中心频率F0。在理想的解调器中，在其输出端产生直流电压，但是由于解调器总是存在偏移，所以在校准期间始终出现频率为F0的交流电压分量。在每种情况下，输出信号频率与解调信号的频率不同。后续阶段的整流器效应导致模拟误差的直流电压。为了消除这个缺点，在校准期间将与解调器操作相同的频率同相旋转90度的频率施加到乘法器（4）的输入端（3）。这总是导致输出端的平均值为零。频率解调器，例如用于SECAM信号。

10. 发明授权

EP0099814B1 Dispositif de récupération de fréquence d'horloge adapté aux radiocommunications à haute fréquence en milieux pertubés 有权
标题翻译：用于时钟频率恢复的设备，适用于噪声环境中的高频无线电通信
公开(公告)号：EP0099814B1
公开(公告)日：1987-04-08
申请号：EP83401422.7
申请日：1983-07-08
申请人： THOMSON-CSF
发明人： Pinsard, Hervé , Collin, Claude , Faydit, Joel
IPC分类号： H04L7/02 , H03L7/14
CPC分类号： H04L7/027 , H03L7/145

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