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1. 发明申请

WO2018026452A1 SYSTEM AND METHOD FOR DISTRIBUTING AND REPLAYING TRIGGER PACKETS VIA A VARIABLE LATENCY BUS INTERCONNECT 审中-公开
标题翻译：用于通过可变延迟总线互连来分配和再现触发器分组的系统和方法
公开(公告)号：WO2018026452A1
公开(公告)日：2018-02-08
申请号：PCT/US2017/040116
申请日：2017-06-29
申请人： QUALCOMM INCORPORATED
发明人： SHIRLEN, Martyn Ryan
IPC分类号： G06F11/36 , G06F11/34
CPC分类号： H04L49/9057 , G06F11/3075 , G06F11/3476 , G06F2201/835 , G06F2201/86 , H04L47/6245 , H04L47/762 , H04L49/109 , H04L69/28
摘要： Systems and methods are disclosed for distributing and replaying trigger packets via a variable latency bus interconnect in a trace system. An embodiment of such a method comprises generating a plurality of trigger packets from a plurality of trigger sources on a system on chip. Each trigger packet defines a corresponding event and a corresponding system-generated timestamp. The plurality of trigger packets are distributed from the corresponding trigger sources to a centralized logic analyzer via a variable latency bus interconnect. The received triggered packets are re-ordered according to the corresponding system-generated timestamps into an order in which the corresponding events occurred. The received trigger packets are replayed in the order in which the corresponding events occurred.
摘要翻译：公开了用于经由跟踪系统中的可变等待时间总线互连来分配和重放触发分组的系统和方法。这种方法的实施例包括从片上系统上的多个触发源生成多个触发分组。每个触发分组定义相应的事件和相应的系统生成的时间戳。多个触发分组经由可变等待时间总线互连从对应的触发源分配到集中式逻辑分析仪。接收到的触发分组根据相应的系统生成的时间戳被重新排序成发生相应事件的顺序。接收到的触发数据包按相应事件发生的顺序重播。

2. 发明申请

WO2017138992A2 APPARATUS AND METHOD FOR FUSION OF COMPUTE AND SWITCHING FUNCTIONS OF EXASCALE SYSTEM INTO A SINGLE COMPONENT BY USING CONFIGURABLE NETWORK-ON-CHIP FABRIC WITH DISTRIBUTED DUAL MODE INPUT-OUTPUT PORTS AND PROGRAMMABLE NETWORK INTERFACES 审中-公开
标题翻译：设备和方法对于计算的融合和切换的exascale系统的功能为单个组件BY使用可配置的网络级芯片织物分布式双模式输入，输出端口和可编程的网络接口
公开(公告)号：WO2017138992A2
公开(公告)日：2017-08-17
申请号：PCT/US2016/060871
申请日：2016-11-07
申请人： INTEL CORPORATION
发明人： KHARE, Surhud , SOMASEKHAR, Dinesh , MORE, Ankit , DUNNING, David S. , BORKAR, Nitin Y. , BORKAR, Shekhar Y.
IPC分类号： G06F13/40 , G06F13/16
CPC分类号： H04L49/30 , H04L49/101 , H04L49/109 , H04L49/253
摘要： Described is an apparatus which comprises: a Network-On-Chip fabric using crossbar switches, having distributed ingress and egress ports; and a dual-mode network interface coupled to at least one crossbar switch, the dual-mode network interface is to include: a dual-mode circuitry; a controller operable to: configure the dual-mode circuitry to transmit and receive differential signals via the egress and ingress ports, respectively, and configure the dual-mode circuitry to transmit and receive signal-ended signals via the egress and ingress ports, respectively.
摘要翻译：描述了一种装置，其包括：使用交叉开关的片上网络架构，具有分布式入口和出口端口; 以及耦合到至少一个纵横制交换机的双模式网络接口，所述双模式网络接口将包括：双模式电路; 控制器，可操作用于：配置双模电路分别经由出口端口和入口端口发送和接收差分信号，并且配置双模电路分别经由出口端口和入口端口发送和接收信号结束信号。

3. 发明申请

WO2016153674A1 SELECTIVELY ENABLING FIRST AND SECOND COMMUNICATION PATHS USING A REPEATER 审中-公开
标题翻译：选择使用重复使用第一和第二通信路径
公开(公告)号：WO2016153674A1
公开(公告)日：2016-09-29
申请号：PCT/US2016/019015
申请日：2016-02-23
申请人： INTEL CORPORATION
发明人： SRIVASTAVA, Amit Kumar , YEW, Teong Guan
IPC分类号： G06F13/38 , G06F13/40
CPC分类号： H04L45/566 , H04L12/10 , H04L49/109
摘要： A port of a first integrated circuit is coupled to a first communication path. Configuration information is communicated between a connector coupled to a second device and a second integrated circuit through the port and the first communication path. The port is decoupled from the first communication path. The port is coupled to a second communication path. Data is communicated between the connector and the second integrated circuit through the port and the second communication path.
摘要翻译：第一集成电路的端口耦合到第一通信路径。配置信息通过端口和第一通信路径在连接到第二设备的连接器和第二集成电路之间传送。该端口与第一通信路径分离。端口耦合到第二通信路径。数据通过端口和第二通信路径在连接器和第二集成电路之间传送。

4. 发明申请

WO2015187209A1 TRANSACTIONAL TRAFFIC SPECIFICATION FOR NETWORK-ON-CHIP DESIGN 审中-公开
标题翻译：网络芯片设计的交通交通规范
公开(公告)号：WO2015187209A1
公开(公告)日：2015-12-10
申请号：PCT/US2015/015604
申请日：2015-02-12
申请人： NETSPEED SYSTEMS
发明人： KUMAR, Sailesh , NORIGE, Eric , RAPONI, Pier Giorgio
IPC分类号： G06F13/14 , G06F13/38
CPC分类号： H04L41/145 , H04L41/0806 , H04L45/122 , H04L49/109
摘要： Example implementations described herein are directed to a consolidated specification with information to generate and optimize the NoC. The consolidated specification can also facilitate the generation of traffic trace files. Based on the trace files, performance simulation where packets are injected in the NoC can be conducted. The consolidated specification can include parameters for bandwidth, traffic, jitter, dependency information, and attribute information depending on the desired implementation.
摘要翻译：本文描述的示例实现涉及具有用于生成和优化NoC的信息的统一规范。统一规范也可以方便生成流量跟踪文件。基于跟踪文件，可以进行在NoC中注入数据包的性能模拟。综合规范可以包括带宽，流量，抖动，依赖性信息和属性信息的参数，这取决于所需的实现。

5. 发明申请

WO2015036870A3 MULTI-STAGE INTERCONNECT NETWORK IN A PARALLEL PROCESSING NETWORK DEVICE 审中-公开
标题翻译：并行处理网络设备中的多级互连网络
公开(公告)号：WO2015036870A3
公开(公告)日：2015-06-11
申请号：PCT/IB2014002656
申请日：2014-09-10
申请人： MARVELL WORLD TRADE LTD , KADOSH AVIRAN , ZEMACH RAMI
发明人： KADOSH AVIRAN , ZEMACH RAMI
IPC分类号： H04L12/933 , H04L12/931
CPC分类号： H04L45/04 , H04L47/122 , H04L49/109 , H04L49/1515 , H04L49/505
摘要： A packet is received at a packet processing element, among a plurality of like packet processing elements, of a network device, and request specifying a processing operation to be performed with respect to the packet by an accelerator engine functionally different from the plurality of like packet processing elements is generated by the packet processing element. The request is transmitted to an interconnect network that includes a plurality of interconnect units arranged in stages. A path through the interconnect network is selected among a plurality of candidate paths, wherein no path of the candidate paths includes multiple interconnect units within a same stage of the interconnect network. The request is then transmitted via the determined path to a particular accelerator engine among multiple candidate accelerator engines configured to perform the processing operation. The processing operation is then performed by the particular accelerator engine..
摘要翻译：在网络设备的多个相似的分组处理单元中的分组处理元件处接收分组，并且通过与多个相似分组功能不同的加速器引擎来指定要针对分组执行的处理操作的请求处理元件由分组处理元件生成。该请求被发送到包括分阶段布置的多个互连单元的互连网络。在多个候选路径中选择通过互连网络的路径，其中候选路径的路径不包括在互连网络的相同阶段内的多个互连单元。然后，该请求经由确定的路径被发送到配置成执行处理操作的多个候选加速器引擎中的特定加速器引擎。然后由特定的加速器引擎执行处理操作。

6. 发明申请

WO2014209391A1 A METHOD, APPARATUS AND SYSTEM FOR A SOURCE-SYNCHRONOUS CIRCUIT-SWITCHED NETWORK ON A CHIP (NOC) 审中-公开
标题翻译：用于芯片上同步电路切换网络的方法，装置和系统（NOC）
公开(公告)号：WO2014209391A1
公开(公告)日：2014-12-31
申请号：PCT/US2013/048748
申请日：2013-06-28
申请人： INTEL CORPORATION
发明人： CHEN, Gregory K. , ANDERS, Mark A. , KAUL, Himanshu , SATPATHY, Sudhir K. , KRISHNAMURTHY, Ram K.
IPC分类号： H04L12/50
CPC分类号： G06F13/4022 , G06F13/4282 , G06F15/7825 , H04L12/46 , H04L49/109 , H04L67/10 , Y02D10/12 , Y02D10/13 , Y02D10/14 , Y02D10/151
摘要： In an embodiment, a router includes multiple input ports and output ports, where the router is of a source-synchronous hybrid network on chip (NoC) to enable communication between routers of the NoC based on transitions in control flow signals communicated between the routers. Other embodiments are described and claimed.
摘要翻译：在一个实施例中，路由器包括多个输入端口和输出端口，其中路由器是源同步混合网络片上（NoC），以基于在路由器之间传送的控制流信号中的转换来实现NoC的路由器之间的通信。描述和要求保护其他实施例。

7. 发明申请

WO2013048391A1 IMPLEMENTING A SWITCH FABRIC RESPONSIVE TO AN UNAVAILABLE PATH 审中-公开
标题翻译：对无法通行的路径执行开关织物
公开(公告)号：WO2013048391A1
公开(公告)日：2013-04-04
申请号：PCT/US2011/053705
申请日：2011-09-28
申请人： HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P. , FREY, Michael , CAVANNA, Vincent
发明人： FREY, Michael , CAVANNA, Vincent
IPC分类号： H04L12/28 , H04L12/56 , H04L29/04
CPC分类号： H04L41/0663 , H04L12/1881 , H04L45/22 , H04L49/101 , H04L49/109 , H04L49/25
摘要： In a method for implementing a switch fabric, in a first fabric chip, a packet comprising an identification of a destination node chip is received from a source fabric chip, and a determination that a first path in the switch fabric along which the packet is to be communicated toward the destination node chip is unavailable is made. In addition, a determination as to whether another path along which the packet is to be communicated toward the destination node chip that does not include the source fabric chip is available is made. In response to a determination that the another path is available, the packet is communicated along the another path. In addition, in response to a determination that the another path is unavailable, the packet is communicated back to the source fabric chip.
摘要翻译：在一种用于实现交换结构的方法中，在第一结构芯片中，从源结构芯片接收包括目的地节点芯片的标识的分组，以及确定所述交换结构中的分组所在的第一路径被传送到目的地节点芯片是不可用的。此外，作出关于是否可以向包括源结构芯片的目的地节点芯片传送分组的另一个路径的确定。响应于确定另一路径可用，分组沿着另一路径被传送。此外，响应于确定另一路径不可用，分组被传送回源结构芯片。

8. 发明申请

WO2011151241A1 NETWORK-ON-A-CHIP WITH QUALITY-OF-SERVICE FEATURES 审中-公开
标题翻译：具有质量服务功能的网络型芯片
公开(公告)号：WO2011151241A1
公开(公告)日：2011-12-08
申请号：PCT/EP2011/058575
申请日：2011-05-25
申请人： ARTERIS INC. , BOUCARD, Philippe , MARTIN, Philippe , LECLER, Jean-Jacques
发明人： BOUCARD, Philippe , MARTIN, Philippe , LECLER, Jean-Jacques
IPC分类号： H04L12/56
CPC分类号： G06F13/362 , H04L45/302 , H04L47/10 , H04L47/2441 , H04L47/2458 , H04L49/10 , H04L49/109 , H04L49/205
摘要： Packet format configurability is extended for packets transported on physical links of an Intellectual Property (IP) core interconnect by using at least two independent parameters: one parameter governing data-width and one parameter governing latency penalty. The at least two independent parameters allow creation of transport protocol packets without additional latency insertion, which is useful for low-latency applications. The at least two independent parameters also allow creation of narrow packets with multi-cycle additional latency, which is useful for latency tolerant, area sensitive applications.
摘要翻译：通过使用至少两个独立参数：一个控制数据宽度的参数和一个控制延迟处罚的参数的参数，扩展了对于在知识产权（IP）核心互连的物理链路上传输的数据包的数据包格式可配置性。至少两个独立参数允许创建传输协议分组，而不需要额外的延迟插入，这对于低延迟应用是有用的。至少两个独立参数还允许创建具有多周期附加延迟的窄分组，这对延迟容忍的区域敏感应用是有用的。

9. 发明申请

WO2011053488A1 SYSTEM AND METHOD FOR HIGH-PERFORMANCE, LOW-POWER DATA CENTER INTERCONNECT FABRIC 审中-公开
标题翻译：用于高性能，低功率数据中心互连织物的系统和方法
公开(公告)号：WO2011053488A1
公开(公告)日：2011-05-05
申请号：PCT/US2010/053227
申请日：2010-10-19
申请人： CALXEDA, INC. , DAVIS, Mark, Bradley , BORLAND, David, James
发明人： DAVIS, Mark, Bradley , BORLAND, David, James
IPC分类号： H04L12/56 , H04L1/00
CPC分类号： H04L45/74 , G06F1/3234 , G06F3/0605 , G06F3/0631 , G06F3/067 , G06F9/5016 , G06F12/0284 , G06F13/00 , G06F13/24 , G06F13/40 , H04L45/00 , H04L45/60 , H04L45/7457 , H04L47/10 , H04L49/109 , H04L49/15 , H04L49/201 , H04L49/25 , H04L49/253 , H04L49/3009 , H04L49/351 , H04L49/356 , Y02B70/16 , Y02B70/30 , Y02B70/32 , Y02D10/14 , Y02D10/151 , Y02D30/32
摘要： A system and method are provided that support a routing using a tree-like or graph topology that supports multiple links per node, where each link is designated as an Up, Down, or Lateral link, or both, within the topology. The system may use a segmented MAC architecture which may have a method of re-purposing MAC IP addresses for inside MACs and outside MACs, and leveraging what would normally be the physical signaling for the MAC to feed into the switch.
摘要翻译：提供了一种系统和方法，其支持使用树形或图形拓扑的路由，其支持每个节点的多个链路，其中每个链路被指定为拓扑内的上行链路，下行链路或侧向链路，或两者。该系统可以使用分段MAC架构，其可以具有为内部MAC和外部MAC重新使用MAC IP地址的方法，并且利用通常将MAC的物理信令馈送到交换机中。

10. 发明申请

WO2010103818A1 最適経路選択装置、最適経路選択方法、およびプログラム审中-公开
标题翻译：最佳路由选择装置，最佳路由选择方法和程序
公开(公告)号：WO2010103818A1
公开(公告)日：2010-09-16
申请号：PCT/JP2010/001686
申请日：2010-03-10
申请人：パナソニック株式会社 , 山口孝雄 , 吉田篤 , 石井友規
发明人：山口孝雄 , 吉田篤 , 石井友規
IPC分类号： H04L12/56 , H01L21/822 , H01L27/04
CPC分类号： H04L45/28 , H04L45/12 , H04L45/125 , H04L45/22 , H04L49/109
摘要：　バスマスター（３００）に含まれる最適経路選択装置は、バスマスター（３００）からバスマスター（４００）までの複数の経路を示す経路情報を生成する経路情報生成部（３０２）と、前記経路情報で示される各経路に少なくとも１つずつ定められる監視候補となるＮｏＣルータにおいて、同一の送信元から同一の宛て先へ伝送される１つ以上のフリットの列であるフローの個数を、各ＮｏＣルータでの異常発生の尺度として用いることで、各ＮｏＣルータにおける異常を予測する経路異常予測部（３０３）と、前記ＮｏＣルータの１つ以上において異常が予測された場合に、前記複数の経路の中から、前記異常が予測された前記ＮｏＣルータを含む経路を除外して、バスマスター（３００）からバスマスター（４００）までの新たな経路を選択する迂回経路選択部（３０４）とを備える。
摘要翻译：一种包括在总线主机（300）中的最优路由选择装置，具有：生成指示从总线主机（300）到总线主机（400）的多条路线的路线信息的路线信息生成部（302）一种路由异常预测单元，其在至少一个针对路由信息中所示的每个路由器确定的监视候选NoC路由器中使用从相同发送源发送并寻址到相同目的地的流量的数量作为每个NoC路由器中发生异常以预测每个NoC路由器中的异常，所述流是一个或多个flits的序列; 以及旁路路径选择部（304），当在一个或多个NoC路由器中已经预测到异常时，从多条路由中删除包含NoC路由器的路由，该路由被预测为具有异常，并从总线主机中选择新的路由（300）到总线主机（400）。

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