专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明申请

WO2016099810A1 PIPELINED HYBRID PACKET/CIRCUIT-SWITCHED NETWORK-ON-CHIP 审中-公开
标题翻译：管路混合分组/电路切换网络芯片
公开(公告)号：WO2016099810A1
公开(公告)日：2016-06-23
申请号：PCT/US2015/062028
申请日：2015-11-21
申请人： INTEL CORPORATION
发明人： ANDERS, Mark A. , KAUL, Himanshu , CHEN, Gregory K.
IPC分类号： H04L12/771 , H04L12/931 , G06F13/14
CPC分类号： H04L12/64 , G06F15/7825 , H04L12/50 , H04L12/6418 , H04L12/66 , H04L41/02 , H04L49/109 , Y02D10/12 , Y02D10/13
摘要： A packet-switched request from a first router of a network-on-chip is received. The packet-switched request is generated by source logic of the network-on-chip. Circuit-switched data associated with the packet switched request is also received. The circuit-switched data is stored by a storage element. The circuit-switched data is sent towards destination logic identified in the packet-switched request.
摘要翻译：接收来自片上网络的第一路由器的分组交换请求。分组交换请求由片上网络的源逻辑产生。还接收与分组交换请求相关联的电路交换数据。电路交换数据由存储元件存储。电路交换数据被发送到分组交换请求中标识的目的地逻辑。

2. 发明申请

WO2015044696A2 COMPUTER ARCHITECTURE AND PROCESSING METHOD 审中-公开
标题翻译：计算机体系结构与处理方法
公开(公告)号：WO2015044696A2
公开(公告)日：2015-04-02
申请号：PCT/HU2014000086
申请日：2014-09-25
申请人： PÁZMÁNY PÉTER KATOLIKUS EGYETEM
发明人： RÁK ÁDÁM , CSEREY GYÖRGY GÁBOR
CPC分类号： G06F15/80 , G06F15/7867 , Y02D10/12 , Y02D10/13
摘要： The invention is a computer architecture comprising a central processing device adapted for processing a data stream (40) consisting of data elements and comprising an instruction array and a data array. Said central processing device comprising at least one array of processing units (30, 32) connected to each other and being capable of executing an operation on the data array based on the instruction array, and data transferring elements connected to the outermost processing units (30, 32) of the at least one array of the processing units (30, 32) and adapted for transferring the data stream (40). The computer architecture further comprises at least one data storage device connected to the central processing device and an instruction definition device adapted for defining an instruction array implementing a computer program on the architecture and determining the traverse route (31) of the data stream (40), said instruction definition device is connected to the central processing device, and the data storage device comprises a storage unit adapted for storing the data stream (40), and a sorting unit adapted for reordering the data elements. The invention is furthermore a processing method.
摘要翻译：本发明是一种计算机体系结构，包括适于处理由数据元素组成的数据流（40）并包括指令阵列和数据阵列的中央处理装置。所述中央处理装置包括彼此连接并能够基于指令阵列对数据阵列执行操作的至少一个处理单元阵列（30,32），以及连接到最外侧处理单元（30,32）的数据传送元件，32），所述处理单元（30,32）的所述至少一个阵列适于传送所述数据流（40）。计算机体系结构还包括连接到中央处理装置的至少一个数据存储装置和适于定义在该体系结构上实现计算机程序并确定数据流（40）的遍历路线（31）的指令阵列的指令定义装置，，所述指令定义设备连接到中央处理设备，并且数据存储设备包括适于存储数据流（40）的存储单元以及适用于对数据元素进行重新排序的分类单元。此外，本发明是一种处理方法。

3. 发明申请

WO2013048856A2 COMMON IDLE STATE, ACTIVE STATE AND CREDIT MANAGEMENT FOR AN INTERFACE 审中-公开
标题翻译：通用空闲状态，接口状态和信用管理
公开(公告)号：WO2013048856A2
公开(公告)日：2013-04-04
申请号：PCT/US2012056255
申请日：2012-09-20
申请人： INTEL CORP
发明人： LAKSHMANAMURTHY SRIDHAR , ADLER ROBERT P , HUNSAKER MIKAL C , KLINGLESMITH MICHAEL T , FANNING BLAISE , TAMARI ERAN , MURRAY JOSEPH , VERMA ROHIT R
CPC分类号： G06F13/42 , G06F9/466 , G06F15/7825 , G06F15/7864 , Y02D10/12 , Y02D10/13 , Y02D10/14 , Y02D10/151
摘要： In one embodiment, the present invention includes method for entering a credit initialization state of an agent state machine of an agent coupled to a fabric to initialize credits in a transaction credit tracker of the fabric. This tracker tracks credits for transaction queues of a first channel of the agent for a given transaction type. The agent may then assert a credit initialization signal to cause credits to be stored in the transaction credit tracker corresponding to the number of the transaction queues of the first channel of the agent for the first transaction type. Other embodiments are described and claimed.
摘要翻译：在一个实施例中，本发明包括用于输入耦合到结构的代理的代理状态机的信用初始化状态以便初始化该结构的交易信用跟踪器中的信用的方法。该跟踪器跟踪给定交易类型的代理的第一渠道的交易队列的信用。然后，代理可以断言信用初始化信号，以使得信用被存储在与第一交易类型的代理的第一渠道的交易队列的数量相对应的交易信用跟踪器中。描述和要求保护其他实施例。

4. 发明申请

WO2012136065A1 一种支持多个数据单元任意置换的方法和装置审中-公开
公开(公告)号：WO2012136065A1
公开(公告)日：2012-10-11
申请号：PCT/CN2011/082944
申请日：2011-11-25
申请人：中兴通讯股份有限公司 , 林文琼
发明人：林文琼
IPC分类号： G06F15/78
CPC分类号： H04W52/0209 , G06F7/762 , G06F15/7807 , H04B1/0003 , Y02D10/12 , Y02D10/13 , Y02D70/1222 , Y02D70/1242 , Y02D70/1262 , Y02D70/142
摘要：本发明公开了一种支持多个数据单元任意置换的方法，包括：配置N个数据单元任意置换的图样；在数据单元置换过程中，根据图样的配置对N个数据单元执行置换操作。本发明还同时公开了一种支持多个数据单元任意置换的装置，运用该方法和装置可减小数据单元置换电路在芯片中占用的面积，同时减小功耗。

5. 发明申请

WO2012082416A2 CPU IN MEMORY CACHE ARCHITECTURE 审中-公开
标题翻译： CPU在内存中的缓存架构
公开(公告)号：WO2012082416A2
公开(公告)日：2012-06-21
申请号：PCT/US2011/063204
申请日：2011-12-04
申请人： FISH, Russell, Hamilton
发明人： FISH, Russell, Hamilton
IPC分类号： G06F12/08 , G06F13/14
CPC分类号： G06F12/0842 , G06F15/7821 , Y02D10/12 , Y02D10/13
摘要： One exemplary CPU in memory cache architecture embodiment comprises a demultiplexer, and multiple partitioned caches for each processor, said caches comprising an I-cache dedicated to an instruction addressing register and an X-cache dedicated to a source addressing register; wherein each processor accesses an on-chip bus containing one RAM row for an associated cache; wherein all caches are operable to be filled or flushed in one RAS cycle, and all sense amps of the RAM row can be deselected by the demultiplexer to a duplicate corresponding bit of its associated cache. Several methods are also disclosed which evolved out of, and help enhance, the various embodiments. It is emphasized that this abstract is provided to enable a searcher to quickly ascertain the subject matter of the technical disclosure and is submitted with the understanding that it will not be used to interpret or limit the scope or meaning of the claims.
摘要翻译：存储器高速缓存体系结构实施例中的一个示例性CPU包括解复用器以及用于每个处理器的多个分区高速缓存，所述高速缓存包括专用于指令寻址寄存器的I高速缓存和专用于源的X高速缓存寻址寄存器; 其中每个处理器访问包含用于相关高速缓存的一个RAM行的片上总线; 其中所有高速缓存可操作以在一个RAS周期中被填充或刷新，并且RAM行的所有感测放大器可被解复用器取消选择到其关联高速缓存的复制对应位。也公开了几种方法，这些方法从各种实施例中演化出来并且有助于增强各种实施例。需要强调的是，提供该摘要是为了使搜索者能够快速确定技术公开的主题，并且在提供该摘要的同时不会被用于解释或限制权利要求的范围或含义。

6. 发明申请

WO2012008068A1 マイクロコントローラ及びその制御方法审中-公开
标题翻译：微控制器及其控制方法
公开(公告)号：WO2012008068A1
公开(公告)日：2012-01-19
申请号：PCT/JP2011/000843
申请日：2011-02-16
申请人：パナソニック株式会社 , 小田原裕幸 , 三宅二郎
发明人：小田原　裕幸 , 三宅　二郎
IPC分类号： G06F15/78
CPC分类号： G06F12/0246 , G06F15/7807 , Y02D10/12 , Y02D10/13
摘要：　本発明に係るマイクロコントローラ（１００）は、ＣＰＵ（１０３）により指定されるアドレスが指定領域（１５５）の範囲内である場合、ＲＡＭアクセス動作を行い、当該アドレスが指定領域（１５５）に含まれない場合、フラッシュＥＥＰＲＯＭ（１０１）からプログラムを読み出すＲＡＭ制御部（１０７）を備える。ＲＡＭ制御部（１０７）は、ＲＡＭアクセス動作として、バリッドビット（１７１）が無効状態を示す場合、フラッシュＥＥＰＲＯＭ（１０１）からプログラムを読み出し、読み出したプログラムをＲＡＭ（１０２）に格納するとともに、バリッドビット（１７１）を有効状態に変更し、バリッドビット（１７１）が有効状態を示す場合、ＲＡＭ（１０２）に格納されているプログラムをＣＰＵ（１０３）へ出力する。
摘要翻译：公开了一种具有RAM控制单元（107）的微控制器（100），当由CPU（103）指定的地址在指定区域（155）内时，RAM控制单元（107）执行RAM访问操作，并且当地址不在指定区域（155）从闪存EEPROM读取程序（101）。 RAM控制单元（107）当有效位（171）显示无效状态时，作为RAM访问操作从闪存EEPROM（101）中读取程序，并将读取的程序存储到RAM（102）中，同时转换有效位（171）转换到有效状态，当有效位（171）显示有效状态时，将存储在RAM（102）中的程序输出到CPU（103）。

7. 发明申请

WO2011010445A1 A LOWER ENERGY COMSUMPTION AND HIGH SPEED COMPUTER WITHOUT THE MEMORY BOTTLENECK 审中-公开
标题翻译：低能量消耗和高速计算机没有存储器BOTTLENECK
公开(公告)号：WO2011010445A1
公开(公告)日：2011-01-27
申请号：PCT/JP2010/004642
申请日：2010-07-20
申请人： NAKAMURA, Tadao , FLYNN, Michael J.
发明人： NAKAMURA, Tadao , FLYNN, Michael J.
IPC分类号： G06F9/38 , G06F15/82 , G11C29/22
CPC分类号： G11C7/1072 , G06F1/08 , G06F5/065 , G06F5/08 , G06F7/57 , G06F9/30134 , G06F9/3889 , G06F12/0875 , G06F15/7821 , G11C19/184 , Y02D10/12 , Y02D10/13
摘要： A computer system encompasses a processor (11) including a control unit (111) and an ALU (112) configured to execute arithmetic and logic operations synchronized with the clock signal, and a marching main memory (31), which embraces an array of memory units, configured to store information in each of memory units and to transfer synchronously with the clock signal, providing the processor (11) with the stored information actively and sequentially so that the ALU (112) can execute the arithmetic and logic operations with the stored information. The results of the processing in the ALU (112) are sent out to the marching main memory (31), but there is only one way of instructions flow from the marching main memory (31) to the processor.
摘要翻译：计算机系统包括包括控制单元（111）和被配置为执行与时钟信号同步的算术和逻辑运算的ALU（112）的处理器（11）和包含存储器阵列的行进主存储器（31）单元，被配置为在每个存储器单元中存储信息并且与时钟信号同步地传送，主动且顺序地向处理器（11）提供所存储的信息，使得ALU（112）可以利用所存储的数据执行算术和逻辑运算信息。 ALU（112）中的处理结果被发送到行进主存储器（31），但是只有一种指令从行进主存储器（31）流向处理器。

8. 发明申请

WO2010141226A2 INTERNAL PROCESSOR BUFFER 审中-公开
标题翻译：内部处理器缓冲器
公开(公告)号：WO2010141226A2
公开(公告)日：2010-12-09
申请号：PCT/US2010/035457
申请日：2010-05-19
申请人： MICRON TECHNOLOGY, INC. , WALKER, Robert
发明人： WALKER, Robert
IPC分类号： G06F15/78
CPC分类号： G11C19/00 , G06F9/3877 , G06F15/7821 , G06F15/785 , Y02D10/12 , Y02D10/13
摘要： One or more of the present techniques provide a compute engine buffer (110) configured to maneuver data and increase the efficiency of a compute engine (108). One such compute engine buffer (110) is connected to a compute engine (108) which performs operations on operands retrieved from the buffer (110), and stores results of the operations to the buffer (110). Such a compute engine buffer (110) includes a compute buffer (126) having storage units which may be electrically connected or isolated, based on the size of the operands to be stored and the configuration of the compute engine (108). The compute engine buffer (110) further includes a data buffer (124), which may be a simple buffer. Operands may be copied to the data buffer (124) before being copied to the compute buffer (126), which may save additional clock cycles for the compute engine (108), further increasing the compute engine efficiency.
摘要翻译：一种或多种本技术提供了一种配置成操纵数据并提高计算引擎（108）的效率的计算引擎缓冲器（110）。一个这样的计算引擎缓冲器（110）连接到对从缓冲器（110）检索的操作数执行操作的计算引擎（108），并将操作结果存储到缓冲器（110）。基于要存储的操作数的大小和计算引擎（108）的配置，这样的计算引擎缓冲器（110）包括具有可以电连接或隔离的存储单元的计算缓冲器（126）。计算引擎缓冲器（110）还包括数据缓冲器（124），其可以是简单的缓冲器。操作数可以在复制到计算缓冲器（126）之前被复制到数据缓冲器（124），这可以为计算引擎（108）节省额外的时钟周期，进一步提高计算引擎的效率。

9. 发明申请

WO2010141224A1 DIRECT COMMUNICATION WITH A PROCESSOR INTERNAL TO A MEMORY DEVICE 审中-公开
标题翻译：与内存设备内部的处理器的直接通信
公开(公告)号：WO2010141224A1
公开(公告)日：2010-12-09
申请号：PCT/US2010/035455
申请日：2010-05-19
申请人： MICRON TECHNOLOGY, INC. , WALKER, Robert
发明人： WALKER, Robert
IPC分类号： G06F15/78
CPC分类号： G06F9/3877 , G06F15/7821 , Y02D10/12 , Y02D10/13
摘要： Devices, systems, and methods of communicating information directly to a sequencer or a buffer in a memory device are provided. In some embodiments, instructions are sent directly from an external processor to a sequencer in the memory device, and the sequencer configures the instructions for an internal processor, such as one or more arithmetic logic units (ALUs) embedded on the memory device. Further, data to be operated on by the internal processor can be sent directly from the external processor to a buffer, and the sequencer can copy the data from the buffer to the internal processor. As power can be consumed each time a memory array is written to or read from, the direct communication of instructions and/or data can reduce the power consumed in writing to or reading from the memory array.
摘要翻译：提供了将信息直接传送到存储设备中的定序器或缓冲器的设备，系统和方法。在一些实施例中，指令直接从外部处理器发送到存储器件中的定序器，并且定序器配置内部处理器的指令，诸如嵌入存储器件中的一个或多个算术逻辑单元（ALU）。此外，内部处理器要操作的数据可以直接从外部处理器发送到缓冲器，并且定序器可以将数据从缓冲器复制到内部处理器。由于每当存储器阵列被写入或读取时都可以消耗功率，指令和/或数据的直接通信可以减少写入存储器阵列或从存储器阵列读取的功率消耗。

10. 发明申请

WO2010141223A2 CONDITIONAL OPERATION IN AN INTERNAL PROCESSOR OF A MEMORY DEVICE 审中-公开
标题翻译：内存处理器中的条件操作
公开(公告)号：WO2010141223A2
公开(公告)日：2010-12-09
申请号：PCT/US2010/035454
申请日：2010-05-19
申请人： MICRON TECHNOLOGY, INC. , WALKER, Robert
发明人： WALKER, Robert
IPC分类号： G06F15/78
CPC分类号： G06F9/3001 , G06F9/30072 , G06F9/3877 , G06F9/3885 , G06F15/7821 , Y02D10/12 , Y02D10/13
摘要： The present techniques provide an internal processor (38) of a memory device (34) configured to selectively execute instructions in parallel, for example. One such internal processor (38) includes a plurality of arithmetic logic units (ALUs) (50), each connected to conditional masking logic (60), and each configured to process conditional instructions. A condition instruction may be received by a sequencer (40) of the memory device (34). Once the condition instruction is received, the sequencer (40) may enable the conditional masking logic (60) of the ALUs (50). The sequencer (40) may toggle a signal to the conditional masking logic (60) such that the masking logic (60) masks certain instructions if a condition of the condition instruction has been met, and masks other instructions if the condition has not been met. In one embodiment, each ALU (50) in the internal processor (38) may selectively perform instructions in parallel.
摘要翻译：本技术提供了被配置为例如并行地选择性地执行指令的存储器设备（34）的内部处理器（38）。一个这样的内部处理器（38）包括多个算术逻辑单元（ALU）（50），每个连接到条件屏蔽逻辑（60），并且每个被配置为处理条件指令。条件指令可以由存储器件（34）的定序器（40）接收。一旦接收到条件指令，定序器（40）可以启用ALU（50）的条件屏蔽逻辑（60）。定序器（40）可以将信号切换到条件屏蔽逻辑（60），使得如果已经满足条件指令的条件，则屏蔽逻辑（60）掩蔽某些指令，并且如果条件未被满足则屏蔽其他指令。在一个实施例中，内部处理器（38）中的每个ALU（50）可以并行地选择性地执行指令。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式