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1. 发明申请

WO2018005086A1 HIGH SPEED VOLTAGE LEVEL SHIFTER 审中-公开
标题翻译：高速电压电平转换器
公开(公告)号：WO2018005086A1
公开(公告)日：2018-01-04
申请号：PCT/US2017/037338
申请日：2017-06-13
申请人： QUALCOMM INCORPORATED
发明人： NARAYANAN, Venkat , VATTIKONDA, Rakesh , LU, De , VILANGUDIPITCHAI, Ramaprasath , SINHAROY, Samrat , CHEN, Rui
IPC分类号： H03K3/356 , H03K19/0185 , H03K19/096
CPC分类号： H03K19/018521 , H03K3/356121 , H03K3/356191 , H03K19/0013 , H03K19/01855 , H03K19/0963
摘要： In one embodiment, a voltage level shifter (810) includes a first p-type metal-oxide-semiconductor transistor (835) having a gate configured to receive an input signal (D) in a first power domain, and a second PMOS transistor (840), wherein the first and second PMOS transistors are coupled in series between a supply voltage (vddout) of a second power domain and a node (820). The voltage level shifter also includes an inverter (850) having an input coupled to the node and an output (Z) coupled to a gate of the second PMOS transistor, and a first n-type metal-oxide-semiconductor transistor (830) having a gate configured to receive the input signal in the first power domain, wherein the first NMOS transistor is coupled between the node and a ground.
摘要翻译：在一个实施例中，电压电平移位器（810）包括第一p型金属氧化物半导体晶体管（835），其具有被配置为接收第一功率域和第二PMOS晶体管（840），其中第一和第二PMOS晶体管串联耦合在第二电源域的电源电压（vddout）和节点（820）之间。电压电平移位器还包括反相器（850）和第一n型金属氧化物半导体晶体管（830），第一n型金属氧化物半导体晶体管（830）具有耦合到节点的输入和耦合到第二PMOS晶体管的栅极的输出（Z）栅极，被配置为在第一电源域中接收输入信号，其中第一NMOS晶体管耦合在节点和地之间。

2. 发明申请

WO2016049862A1 实现移位运算的电路以及阵列电路审中-公开
公开(公告)号：WO2016049862A1
公开(公告)日：2016-04-07
申请号：PCT/CN2014/087967
申请日：2014-09-30
申请人：华为技术有限公司
发明人：何睿 , 徐荣刚 , 赵俊峰
IPC分类号： G11C19/28
CPC分类号： G11C13/004 , G11C13/0069 , G11C13/0097 , G11C14/009 , G11C19/28 , G11C19/287 , G11C2013/0073 , H03K3/356104 , H03K3/356113 , H03K3/356121
摘要：一种实现移位运算的电路以及阵列电路，实现移位运算的电路包括：阻变存储器、四个开关，其中，第一开关的第一端、第四开关的第一端为低电平时导通，第二开关的第一端、第三开关的第一端为高电平时第二开关导通，第一开关的第二端和第三开关的第二端与阻变存储器的负向输入端连接，第二开关的第二端和第四开关的第二端与阻变存储器的正向输入端连接，第一开关的第一端、第二开关的第一端、第三开关的第一端和第四开关的第一端与上一级实现移位运算的电路的输出端相连；第一开关的第三端和第二开关的第三端与偏置电压端连接，第三开关的第三端和第四开关的第三端与接地端连接。该移位电路结构简单，可以提高计算效率。

3. 发明申请

WO2014201031A1 HIGH SPEED LATCH 审中-公开
标题翻译：高速锁
公开(公告)号：WO2014201031A1
公开(公告)日：2014-12-18
申请号：PCT/US2014/041760
申请日：2014-06-10
申请人： HUAWEI TECHNOLOGIES CO., LTD. , FUTUREWEI TECHNOLOGIES, INC.
发明人： CONNELL, Lawrence, E. , CREED, Brian, T. , MCCARTHY, Daniel, P. , JAEGER, Kent
IPC分类号： H03K3/356 , H03K3/3562 , H03K5/00 , H03K5/156
CPC分类号： H03K3/012 , H03K3/356121 , H03K3/356139 , H03K3/35625 , H03K5/00006 , H03K5/1565 , H03K21/00
摘要： An apparatus comprising a latch comprising a differential inverter configured to receive a differential input signal and generate a differential output signal, a pair of cross-coupled inverters coupled to the differential inverter, and a first clock switch configured to couple the differential inverter to a voltage source, a second clock switch configured to couple the differential inverter to a ground, wherein the first clock switch and the second clock switch are configured to receive a differential clock signal, and wherein the first clock switch and the second clock switch are both open or both closed depending on the differential clock signal.
摘要翻译：一种包括锁存器的装置，包括差分反相器，其被配置为接收差分输入信号并产生差分输出信号，耦合到差分反相器的一对交叉耦合反相器，以及被配置为将差分反相器耦合到电压的第一时钟开关源，第二时钟开关，其被配置为将所述差分逆变器耦合到地，其中所述第一时钟切换器和所述第二时钟切换器被配置为接收差分时钟信号，并且其中所述第一时钟切换器和所述第二时钟切换器都是打开的，两者都取决于差分时钟信号。

4. 发明申请

WO2011072081A1 LOW POWER COMPLEMENTARY LOGIC LATCH AND RF DIVIDER 审中-公开
标题翻译：低功率补充逻辑锁和射频分频器
公开(公告)号：WO2011072081A1
公开(公告)日：2011-06-16
申请号：PCT/US2010/059577
申请日：2010-12-08
申请人： QUALCOMM INCORPORATED , SOLTANIAN, Babak , SAVOJ, Jafar
发明人： SOLTANIAN, Babak , SAVOJ, Jafar
IPC分类号： H03K3/356
CPC分类号： H03K3/356156 , H03K3/356121
摘要： A quadrature output (IP, IN, QP, QN) high-frequency RF divide-by-two circuit (129) includes a pair of differential complementary logic latches (142, 143). The latches are interconnected to form a toggle flip-flop (200). Each latch (200) includes a tracking cell and a locking cell. In a first embodiment (200), the locking cell includes two complementary logic inverters (201, 205, 203, 207) and two transmission gates (202, 206; 204, 208). When the locking cell is locked, the two gates (211, 213; 212, 214) are enabled such that the locked (i.e., latched) signal passes through both transmission gates and both inverters. In one advantageous aspect, the tracking cell only involves two transmission gates (211, 213; 212, 214). Due to the circuit topology, the first embodiment is operable from a low supply voltage at a high operating frequency while consuming a low amount of supply current. In a second (300) and third embodiment (400), the tracking cell involves a pair of inverters ((301, 304; 302, 305) or (401, 404; 402, 405)). The sources of the transistors of the inverters are, however, coupled together thereby resulting in performance advantages over conventional circuits.
摘要翻译：正交输出（IP，IN，QP，QN）高频RF分频电路（129）包括一对差分互补逻辑锁存器（142,143）。锁存器互连以形成切换触发器（200）。每个锁存器（200）包括跟踪单元和锁定单元。在第一实施例（200）中，锁定单元包括两个互补逻辑反相器（201,205,203,207）和两个传输门（202,206; 204,208）。当锁定单元被锁定时，两个门（211,213,212,214）被使能使得锁定（即锁存的）信号通过两个传输门和两个逆变器。在一个有利的方面，跟踪单元仅涉及两个传输门（211,213; 212,214）。由于电路拓扑结构，第一实施例可以在高工作频率的低电源电压下工作，同时消耗低的电源电流。在第二（300）和第三实施例（400）中，跟踪单元涉及一对逆变器（（301,304,302,305）或（401,404; 402,405））。然而，逆变器的晶体管的源极耦合在一起，从而导致相对于常规电路的性能优点。

5. 发明申请

WO2005039050A2 MASTER LATCH CIRCUIT WITH SIGNAL LEVEL DISPLACEMENT FOR A DYNAMIC FLIP-FLOP 审中-公开
标题翻译：使用信号电平切换进行动态触发器的主锁存器切换
公开(公告)号：WO2005039050A2
公开(公告)日：2005-04-28
申请号：PCT/EP2004009853
申请日：2004-09-03
申请人： INFINEON TECHNOLOGIES AG , BERTHOLD JOERG , GEORGAKOS GEORG , HENZLER STEPHAN , SCHMITT-LANDSIEDEL DORIS
发明人： BERTHOLD JOERG , GEORGAKOS GEORG , HENZLER STEPHAN , SCHMITT-LANDSIEDEL DORIS
IPC分类号： H03K3/037 , H03K3/356
CPC分类号： H03K3/037 , H03K3/356121
摘要： A master latch circuit (10) with signal level displacement for a flip-flop (1) clocked by a clock pulse signal (Clk), wherein the master latch circuit (10) comprises a signal delay circuit (13) which delays and inverts the clock pulse signal (ClK), resulting in a specific time delay (AT), and a circuit node (14) which, in a charging phase wherein the clock pulse signal (Clk) is logically low, is charged to an operational voltage (VB) and which, in an evaluation phase when the clock pulse signal (Clk) and delayed, inverted clock pulse signal (ClkDELAY) are logically high, is discharged according to a specific data signal (D), wherein the data signal controls only transistors of a single type (either only N-channel or only P-channel). The master latch circuit (10) has only one supply voltage .
摘要翻译： MasterLatchschaltung（10）具有用于一个触发器信号电平移位（1）由一个时钟信号（CLK）的时钟频率，所述MasterLatchschaltung（10），包括：信号延迟电路（13），其具有所施加的时钟信号（CLK）一定的时间延迟（AT）延迟和倒置; 和一个电路节点（14），其在充电阶段，其中所施加的时钟信号（CLK）为逻辑低电平时，到工作电压（VB）充电，并且当所施加的时钟信号（CLK）和延迟反相在评估阶段，时钟信号（ClkDELAY）是逻辑高时，根据所施加的数据信号（d）的可放电，其中，所述数据信号驱动仅单一类型的晶体管（N-或P-沟道只）。主锁存电路（10）仅具有单个电源电压。

6. 发明申请

WO2003085485A2 LOW-POWER CMOS FLIP-FLOP 审中-公开
标题翻译：低功耗CMOS FLIP-FLOP
公开(公告)号：WO2003085485A2
公开(公告)日：2003-10-16
申请号：PCT/US2003/010320
申请日：2003-04-04
申请人： THE REGENTS OF THE UNIVERSITY OF MICHIGAN , ZIESLER, Conrad, H. , PAPAEFTHYMIOU, Marios, C.
发明人： ZIESLER, Conrad, H. , PAPAEFTHYMIOU, Marios, C.
IPC分类号： G06F
CPC分类号： H03K3/356121
摘要： A flip-flop (10) includes a charge storage area (22) that stores a logic voltage indicating a logic state of the flip-flop (10), a first transistor (20a) having a source or drain connected to a clock generating circuit (40), a second transistor (20b) having a source or drain connected to the clock signal generating circuit (40), a clock signal generated by the clock signal generating circuit (40) that is ramped or sinusoidal, and a latching circuit (18) that latches a latch voltage value based on voltages at the first transistor (20a) and the second transistor (20b). The charge storage area (22) supplies a first voltage representing a state of the storage voltage to a gate of the first transistor (20a) and supplies a second voltage to a gate of the second transistor (20b).
摘要翻译：触发器（10）包括存储指示触发器（10）的逻辑状态的逻辑电压的电荷存储区域（22），具有源极的第一晶体管（20a）或漏极连接到时钟产生电路（40），第二晶体管（20b）具有连接到时钟信号产生电路（40）的源极或漏极，时钟信号产生电路（40）产生的斜坡或正弦曲线，以及基于第一晶体管（20a）和第二晶体管（20b）处的电压锁存锁存电压值的锁存电路（18）。电荷存储区域（22）向第一晶体管（20a）的栅极提供表示存储电压的状态的第一电压并且向第二晶体管（20b）的栅极提供第二电压。

7. 发明申请

WO2017008515A1 HIGH SPEED LATCH AND METHOD 审中-公开
标题翻译：高速锁和方法
公开(公告)号：WO2017008515A1
公开(公告)日：2017-01-19
申请号：PCT/CN2016/075872
申请日：2016-03-08
申请人： HUAWEI TECHNOLOGIES CO., LTD.
发明人： CHONG, Euhan
IPC分类号： H03K19/003
CPC分类号： H03K3/356104 , H03K3/012 , H03K3/356121
摘要： An embodiment latch device includes a first stage (102) having circuitry that receives differential inputs (108) and generates clocked data signals (112) according to a clock signal (106) and the differential inputs (108), and a second stage (104) connected to the first stage (102) and having circuitry that generates differential outputs (122) according to the clock signal (106) and the clocked data signals (112). The second stage (104) further has a reset circuit (114) that resets a latch storage (118) to a high value according to the clock signal (106).
摘要翻译：实施例锁存装置包括具有根据时钟信号（106）和差分输入（108）接收差分输入（108）并产生时钟数据信号（112）的电路的第一级（102）和第二级（104））连接到所述第一级（102）并且具有根据所述时钟信号（106）和所述定时数据信号（112）产生差分输出（122）的电路。第二级（104）还具有根据时钟信号（106）将锁存器（118）重置为高值的复位电路（114）。

8. 发明申请

WO2016030795A1 CLOCK GATED FLIP-FLOP 审中-公开
标题翻译：时钟门控FLOP-FLOP
公开(公告)号：WO2016030795A1
公开(公告)日：2016-03-03
申请号：PCT/IB2015/056274
申请日：2015-08-18
申请人： MARVELL WORLD TRADE LTD.
发明人： PAUL, Gideon
IPC分类号： G11C7/10
CPC分类号： H03K3/012 , H03K3/356121 , H03K3/35625 , H03K3/66 , H03K5/24
摘要： Aspects of the disclosure provide a data storage circuit (100, 110). The data storage circuit includes a first latch (120), a second latch (130), and a clock gating and buffer circuit (140). The first latch is configured to provide an intermediate output to the second latch in response to a data input when a clock signal is in a first state and to hold the intermediate output when the clock signal is in a second state, and the second latch is configured to provide a data output in response to the intermediate output and the clock signal. The clock gating and buffer circuit is configured to provide the clock signal, and to suppress providing the clock signal to one or both of the first latch and the second latch when the intermediate output stays unchanged.
摘要翻译：本公开的方面提供了一种数据存储电路（100,110）。数据存储电路包括第一锁存器（120），第二锁存器（130）和时钟门控和缓冲器电路（140）。第一锁存器被配置为当时钟信号处于第一状态时响应于数据输入向第二锁存器提供中间输出，并且当时钟信号处于第二状态时保持中间输出，并且第二锁存器是被配置为响应于中间输出和时钟信号提供数据输出。时钟门控和缓冲电路被配置为提供时钟信号，并且当中间输出保持不变时，抑制向第一锁存器和第二锁存器中的一个或两者提供时钟信号。

9. 发明申请

WO2009140656A2 HIGH-SPEED LOW-POWER LATCHES 审中-公开
标题翻译：高速低功率锁存器
公开(公告)号：WO2009140656A2
公开(公告)日：2009-11-19
申请号：PCT/US2009/044242
申请日：2009-05-15
申请人： QUALCOMM INCORPORATED , ZHANG, Kun , MUTHALI, Harish
发明人： ZHANG, Kun , MUTHALI, Harish
IPC分类号： H03K3/356 , H03K5/156
CPC分类号： H03K3/356139 , H03K3/017 , H03K3/356121 , H03K3/35625 , H03K5/00006 , H03K5/1565
摘要： [A high-speed low-power latch includes three sets of transistors. A first set of transistors selects a tracking mode or a holding mode for the latch based on a clock signal having non-rail-to-rail or rail-to-rail voltage swing. A second set of transistors captures a data value based on an input signal and provides an output signal during the tracking mode. A third set of transistors stores the data value and provides the output signal during the holding mode. The input and output signals have rail-to-rail voltage swing. In another aspect, a signal generator includes at least one latch and a control circuit. The latch(es) receive a clock signal and generate an output signal. The control circuit senses a duty cycle of a feedback signal derived from the output signal and generates a control signal to adjust operation of the latch(es) to obtain 50% duty cycle for the feedback signal.
摘要翻译： [高速低功耗锁存器包括三组晶体管。第一组晶体管基于具有非轨至轨或轨至轨电压摆幅的时钟信号选择用于锁存器的跟踪模式或保持模式。第二组晶体管基于输入信号捕获数据值，并在跟踪模式期间提供输出信号。第三组晶体管存储数据值，并在保持模式期间提供输出信号。输入和输出信号具有轨到轨电压摆幅。在另一方面，信号发生器包括至少一个锁存器和控制电路。锁存器接收时钟信号并产生输出信号。控制电路感测从输出信号导出的反馈信号的占空比，并产生控制信号以调整锁存器的操作，以获得反馈信号的50％占空比。

10. 发明申请

WO2008114380A1 記憶回路および記憶方法审中-公开
标题翻译：存储电路和存储方法
公开(公告)号：WO2008114380A1
公开(公告)日：2008-09-25
申请号：PCT/JP2007/055511
申请日：2007-03-19
申请人：富士通株式会社 , 岸山泰大
发明人：岸山泰大
IPC分类号： H03K3/356
CPC分类号： H03K3/356121
摘要：　入力信号を保持記憶するとともに、入力信号に等しい出力と入力信号を反転した反転出力との出力タイミングを一致させること。この課題を解決するために、Ｎ型ＭＯＳ（１３０）およびＮ型ＭＯＳ（１４０）は、ゲート信号ＭＣＫによりそれぞれ反転データＤＸおよびデータＤのキーパ回路（１７０）への供給を制御する。Ｎ型ＭＯＳ（１７１）は、Ｎ型ＭＯＳ（１３０）およびＮ型ＭＯＳ（１４０）が非導通状態となる間に導通状態となり、キーパ回路（１７０）をラッチ回路として機能させる。Ｐ型ＭＯＳ（１７２）およびＮ型ＭＯＳ（１７３）は、データＤを入力とし、保持反転データＮ＿ＤＸを出力とするインバータ回路を構成している。Ｐ型ＭＯＳ（１７４）およびＮ型ＭＯＳ（１７５）は、反転データＤＸを入力とし、保持データＮ＿Ｄを出力とするインバータ回路を構成している。これらの２つのインバータ回路は、互いの入力と出力が接続されており環状になっている。
摘要翻译：本发明的目的是保持和存储输入信号，并使与输入信号相等的输出定时与通过反相输入信号产生的输出的定时一致。 N型MOS（130）和N型MOS（140）分别通过栅极信号MCK来控制反相数据DX和数据D供给保持器电路（170）。 N型MOS（171）导通，而N型MOS（130,140）不导通，以便保持器电路（170）用作锁存电路。 P型MOS（172）和N型MOS（173）构成逆变器电路，其接收数据D并输出保持的反相数据N_DX。 P型MOS（174）和N型MOS（175）构成反相电路，其接收反相数据DX并输出保持数据N_D。两个反相器电路之一的输入和输出分别连接到另一个的输出和输入，并形成一个环。

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