基本信息:
- 专利标题： CLOCK GATED FLIP-FLOP
- 专利标题（中）：时钟门控FLOP-FLOP
- 申请号：PCT/IB2015/056274 申请日：2015-08-18
- 公开(公告)号：WO2016030795A1 公开(公告)日：2016-03-03
- 发明人： PAUL, Gideon
- 申请人： MARVELL WORLD TRADE LTD.
- 申请人地址： L'Horizon, Gunsite Road, Brittons Hill St. Michael, BB14027 BB
- 专利权人： MARVELL WORLD TRADE LTD.
- 当前专利权人： MARVELL WORLD TRADE LTD.
- 当前专利权人地址： L'Horizon, Gunsite Road, Brittons Hill St. Michael, BB14027 BB
- 代理机构： D. KLIGLER I.P. SERVICES LTD.
- 优先权： US62/042,551 20140827; US62/088,021 20141205; US14/823,647 20150811
- 主分类号： G11C7/10
- IPC分类号： G11C7/10
摘要：
Aspects of the disclosure provide a data storage circuit (100, 110). The data storage circuit includes a first latch (120), a second latch (130), and a clock gating and buffer circuit (140). The first latch is configured to provide an intermediate output to the second latch in response to a data input when a clock signal is in a first state and to hold the intermediate output when the clock signal is in a second state, and the second latch is configured to provide a data output in response to the intermediate output and the clock signal. The clock gating and buffer circuit is configured to provide the clock signal, and to suppress providing the clock signal to one or both of the first latch and the second latch when the intermediate output stays unchanged.
摘要（中）：
本公开的方面提供了一种数据存储电路（100,110）。 数据存储电路包括第一锁存器（120），第二锁存器（130）和时钟门控和缓冲器电路（140）。 第一锁存器被配置为当时钟信号处于第一状态时响应于数据输入向第二锁存器提供中间输出，并且当时钟信号处于第二状态时保持中间输出，并且第二锁存器是 被配置为响应于中间输出和时钟信号提供数据输出。 时钟门控和缓冲电路被配置为提供时钟信号，并且当中间输出保持不变时，抑制向第一锁存器和第二锁存器中的一个或两者提供时钟信号。
IPC结构图谱:
| G | 物理 |
| --G11 | 信息存储 |
| ----G11C | 静态存储器 |
| ------G11C7/00 | 数字存储器信息的写入或读出装置 |
| --------G11C7/10 | .输入/输出（I/O）数据接口装置，例如，I/O数据控制电路，I/O数据缓冲器 |