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1. 发明申请

WO2017081434A1 REDUNDANT REPRESENTATION OF NUMERIC VALUE USING OVERLAP BITS 审中-公开
标题翻译：使用重叠位冗余表示数值
公开(公告)号：WO2017081434A1
公开(公告)日：2017-05-18
申请号：PCT/GB2016/051499
申请日：2016-05-25
申请人： ARM LIMITED
发明人： BURGESS, Neil , LUTZ, David Raymond , HINDS, Christopher Neal
IPC分类号： G06F7/50
CPC分类号： G06F5/012 , G06F7/483 , G06F7/49947 , G06F7/50 , G06F7/5095 , G06F2207/4924
摘要： A redundant representation is provided where an M-bit value represents a P-bit numeric value using a plurality of N-bit portions, where M>P>N. An anchor value identifies the significance of bits of each N-bit, and within a group of at least two adjacent N-bit portions, two or more overlap bits of a lower N-bit portion of the group have a same significance as two or more least significant bits of at least one upper N-bit portion of the group. A plurality of operation circuit units can perform a plurality of independent N-bit operation in parallel, each N-bit operation comprising computing a function of corresponding N-bit portions of at least two M-bit operand values having the redundant representation to generate a corresponding N-bit portion of an M-bit result value having the redundant representation. This enables fast associative processing of relatively long M-bit values in the time taken for performing an N-bit operation.
摘要翻译：提供冗余表示，其中M位值表示使用多个N位部分的P位数值，其中M> P> N。锚值标识每个N比特的比特的重要性，并且在至少两个相邻N比特部分的组内，该组的较低N比特部分的两个或更多个重叠比特具有与两个或更多个比特相同的重要性，或者该组的至少一个高N位部分的更多最低有效位。多个操作电路单元可以并行地执行多个独立的N位操作，每个N位操作包括计算具有冗余表示的至少两个M位操作数值的对应N位部分的函数，以生成具有冗余表示的M位结果值的相应N位部分。这使得能够在执行N位操作所需的时间内快速关联处理相对较长的M位值。

2. 发明申请

WO2010113205A1 集積回路装置及び電子装置审中-公开
标题翻译：集成电路设备和电子设备
公开(公告)号：WO2010113205A1
公开(公告)日：2010-10-07
申请号：PCT/JP2009/001471
申请日：2009-03-31
申请人：富士通株式会社 , 武藤明文
发明人：武藤明文
IPC分类号： G06F7/50
CPC分类号： G06F7/509 , G06F7/5095
摘要：　入力回路は、第１のクロックに同期して入力されたデータを、繰り返し設定された順にｎ（ｎは２以上の整数）個のグループに分けて出力する。累積加算器は、ｎ個のグループに対応して設けられるｎ個の単位累積加算器を備える。単位累積加算器は、第１のクロックの周波数の１／ｎの周波数である第２のクロックに同期して、入力回路から出力された単位累積加算器に対応するデータを累積加算した値を出力する。出力回路は、ｎ個の単位累積加算器の各々の出力を加算して出力する。
摘要翻译：输入电路按照重复设定的顺序将与第一时钟同步输入的输入数据分成n（n为2以上的整数）组。积累加法器具有n个单位累积加法器，其被布置为对应于n个组。单位累积加法器与第一时钟频率的1 / n的第二时钟同步地输出通过累加相加于从输入电路输出的单位累积加法器的数据而获得的值。输出电路将n个累加器的输出相加，并输出相加结果。

3. 发明申请

WO2008022331A2 MULTI-STAGE FLOATING-POINT ACCUMULATOR 审中-公开
标题翻译：多级浮点累加器
公开(公告)号：WO2008022331A2
公开(公告)日：2008-02-21
申请号：PCT/US2007076242
申请日：2007-08-17
申请人： QUALCOMM INC , DU YUN , YU CHUN , JIAO GUOFANG
发明人： DU YUN , YU CHUN , JIAO GUOFANG
CPC分类号： G06F7/5095 , G06F5/012 , G06F7/485 , G06F7/49936 , G06F2207/3884
摘要： A multi-stage floating-point accumulator includes at least two stages and is capable of operating at higher speed. In one design, the floating-point accumulator includes first and second stages. The first stage includes three operand alignment units, two multiplexers, and three latches. The three operand alignment units operate on a current floating-point value, a prior floating-point value, and a prior accumulated value. A first multiplexer provides zero or the prior floating-point value to the second operand alignment unit. A second multiplexer provides zero or the prior accumulated value to the third operand alignment unit. The three latches couple to the three operand alignment units. The second stage includes a 3-operand adder to sum the operands generated by the three operand alignment units, a latch, and a post alignment unit.
摘要翻译：多级浮点累加器至少包括两级，能够以更高的速度运行。在一种设计中，浮点累加器包括第一和第二级。第一阶段包括三个操作数对齐单元，两个多路复用器和三个锁存器。三个操作数对齐单元在当前的浮点值，先前的浮点值和先前的累加值上操作。第一多路复用器向第二操作数对齐单元提供零或先前的浮点值。第二多路复用器向第三操作数对齐单元提供零或先前的累加值。三个锁存器连接到三个操作数对齐单元。第二阶段包括一个3操作数加法器，用于对三个操作数对齐单元，锁存器和后对齐单元生成的操作数求和。

4. 发明申请

WO2012079466A1 基于FPGA的高速低延迟浮点累加器及其实现方法审中-公开
公开(公告)号：WO2012079466A1
公开(公告)日：2012-06-21
申请号：PCT/CN2011/083291
申请日：2011-12-01
申请人：浙江大学 , 陈耀武 , 袁龙涛 , 周凡
发明人：陈耀武 , 袁龙涛 , 周凡
IPC分类号： G06F7/57
CPC分类号： G06F7/485 , G06F7/5095 , G06F7/57

5. 发明申请

WO0146795A3 METHOD AND APPARATUS FOR PERFORMING SINGLE-CYCLE ADDITION OR SUBTRACTION AND COMPARISON IN REDUNDANT FORM ARITHMETIC 审中-公开
标题翻译：用于执行单周期添加或减少的冗余方法和比较方法
公开(公告)号：WO0146795A3
公开(公告)日：2002-01-03
申请号：PCT/US0042165
申请日：2000-11-13
申请人： INTEL CORP , GROCHOWSKI ED , SHARMA VINOD , BHUSHAN BHARAT , CRAWFORD JOHN
发明人： GROCHOWSKI ED , SHARMA VINOD , BHUSHAN BHARAT , CRAWFORD JOHN
IPC分类号： G06F7/02 , G06F7/48 , G06F7/50 , G06F7/509 , G06F7/49
CPC分类号： G06F7/5095 , G06F7/02 , G06F7/4824
摘要： A method and apparatus is disclosed that uses an arithmetic circuit for adding numbers represented in a redundant form to also subtract numbers received in redundant form, including numbers received from a bypass circuit. A non-propagative comparator circuit is then used to compare a given value with a result from the arithmetic circuit to determine if the result is equal to the given value. All of the operations described above can be accomplished without propagating carry signals throughout the circuitry. The method includes generating a complemented redundant form of at least one number supplied to the arithmetic circuit in redundant form. It also includes providing adjustment input to the arithmetic circuit to augment a result produced through the arithmetic circuit. This adjustment causes the arithmetic circuit to generate a valid outcome in redundant form as a result of a subtraction operation if the arithmetic oepration is subtraction. Then the result is compared to a given value using a non-propagative comparator to determine equality or inequality of the result to the given value.
摘要翻译：公开了一种方法和装置，其使用运算电路来添加以冗余形式表示的数字，还可以减去以冗余形式接收的数字，包括从旁路电路接收的数字。然后使用非传播比较器电路将给定值与运算电路的结果进行比较，以确定结果是否等于给定值。可以在整个电路中不传播进位信号来实现上述所有操作。该方法包括以冗余的形式生成提供给运算电路的至少一个数的补码冗余形式。它还包括向算术电路提供调整输入以增加通过运算电路产生的结果。如果算术运算是减法运算，则该调整将使运算电路产生冗余形式的有效结果作为减法运算的结果。然后将结果与使用非传播比较器的给定值进行比较，以确定结果与给定值的相等或不等式。

6. 发明申请

WO00025202A1 DIGITAL COMPUTING CIRCUIT 审中-公开
标题翻译：数字电路计算
公开(公告)号：WO00025202A1
公开(公告)日：2000-05-04
申请号：PCT/DE1999/003212
申请日：1999-10-05
IPC分类号： G06F7/50 , G06F7/509
CPC分类号： G06F7/5095
摘要： The invention relates to a digital computing circuit including an input word length of n bits and an output word length of m bits, wherein m is bigger than n, and comprising an n bit parallel register, an n bit parallel register connected downstream from the n bit adder, an (m-n) bit counter and a control logic. A first n bit input signal and an n bit output signal of the n bit parallel register is fed to the n bit adder as a second n bit input signal. A transfer signal of the adder is fed to the control logic controlling the (m-n) bit counter. An (m-n) bit output signal of the (m-n) bit counter comprises the higher-order bits of an m bit output signal whose lower-order bits form the n bit output signal of the n bit register. The (m-n) bit counter is an (m-n) bit reversible counter.
摘要翻译：本发明涉及具有n位的输入字宽度和间位，其中m是大于n的，n位加法器的输出字宽的数字运算电路，一个n位加法器的下游连接的n比特并行的具有寄存器，（MN）位计数器和控制逻辑。 n位加法器，第一n位的输入信号和所述n比特并行寄存器的n位输出信号作为第二n位的输入信号被提供。所述控制逻辑控制第（m-n）位计数器，加法器的进位信号被提供。 A（M-N）的（M-N）的比特输出比特计数器表示m位输出信号的高阶比特，低位比特形成所述n位寄存器的n位输出信号。第（m-n）位计数器是一个（M-N）比特上下计数器。

7. 发明申请

WO1988001079A2 SIGNAL PROCESSING 审中-公开
标题翻译：信号处理
公开(公告)号：WO1988001079A2
公开(公告)日：1988-02-11
申请号：PCT/GB1987000559
申请日：1987-08-07
申请人： DOBSON, Vernon, G.
IPC分类号： G06K09/62
CPC分类号： G06F7/5095 , G06F2207/4804 , G06K9/66 , G06N3/063
摘要： A signal processing network circuit which may be used, for example, as a filter or an associative memory has elements (101, 102, 103, 104) each having a respective input conductor (85, 86, 87, 88) and a respective output conductor (81, 82, 83, 84) a teach cell (T) and a recall cell (R). Each input conductor (85, 86, 87 or 88) has a number of memory cells (M) serving as signal coupling devices between output conductors of other generators and the input conductor. In a teach phase, paths through the memory cells (M) are interrupted whenever the output conductor is high and the input conductor is low. Each teach cell causes the input conductor of the respective generator to be low if the output conductor is high. In a recall phase, the recall cells (R) receive input signals from their input conductors in dependence upon the number of output conductors coupled thereto through memory cells (M). If the input signals received exceed a threshold, the recall cell (R) sets the output conductor low, and vice versa. The input signals are summed and stored at the recall cells (R), but decay with time so that after a time a fixed pattern of high and low states appears on the output conductors, and can be sensed by a sensing circuit (90) which enables an output buffer (89).
摘要翻译：可以用作滤波器或关联存储器的信号处理网络电路具有各自具有相应的输入导体（85,86,87,88）和相应输出的元件（101,102,103,104）导体（81,82,83,84）示教单元（T）和回忆单元（R）。每个输入导体（85,86,87或88）具有多个存储单元（M），用作在其它发生器的输出导体和输入导体之间的信号耦合装置。在教学阶段，每当输出导体高且输入导体低时，通过存储单元（M）的通路就被中断。如果输出导体高，则各个电池单元使得相应发电机的输入导体为低电平。在召回阶段，调用单元（R）根据通过存储单元（M）耦合到其上的输出导体的数量从其输入导体接收输入信号。如果接收的输入信号超过阈值，则调用单元（R）将输出导体设置为低电平，反之亦然。输入信号被相加并存储在调用单元（R）处，但随时间衰减，使得在一段时间之后，输出导体上出现固定的高低状态图案，并且可以由感测电路（90）感测，启用输出缓冲器（89）。

8. 发明申请

WO2013050306A1 ACCUMULATING DATA VALUES 审中-公开
标题翻译：累积数据值
公开(公告)号：WO2013050306A1
公开(公告)日：2013-04-11
申请号：PCT/EP2012/069245
申请日：2012-09-28
申请人： ST-ERICSSON SA
发明人： GERMAIN, Arnaud
IPC分类号： H04B1/709 , G06F7/503 , G01S19/30
CPC分类号： H04B1/709 , G01S19/30 , G06F7/503 , G06F7/5095 , G06F7/5443 , H04B2201/70715
摘要： An accumulation apparatus (230) for accumulating a number of data values comprises an adder (275) arranged, for each of the number of data values in turn, to add the data value to an adder sum present at an output (278) of the adder (275) for the preceding one of the data values. An asynchronous ripple counter (240) is coupled to the adder (275) for generating a ripple count by counting occurrences of overflow of the adder (275). The accumulation apparatus (230) provides an accumulated data value having the adder sum as its least significant part and the ripple count as its most significant part.
摘要翻译：用于累加多个数据值的累加装置（230）包括一个加法器（275），用于依次为多个数据值中的每个数据值将数据值加到存在于该数据值的输出端（278）的加法器总和加法器（275），用于前一个数据值。异步纹波计数器（240）耦合到加法器（275），用于通过对加法器（275）的溢出进行计数来产生纹波计数。累积装置（230）提供具有加法器和作为其最小有效部分的累积数据值，并且纹波计数作为其最重要部分。

9. 发明申请

WO2004104819A1 並列処理装置及び並列処理方法审中-公开
标题翻译：并行处理装置和并行处理方法
公开(公告)号：WO2004104819A1
公开(公告)日：2004-12-02
申请号：PCT/JP2004/001526
申请日：2004-02-13
申请人：日本電信電話株式会社 , 島村俊重 , 森村浩季 , 藤井孝治 , 重松智志
发明人：島村俊重 , 森村浩季 , 藤井孝治 , 重松智志
IPC分类号： G06F7/00
CPC分类号： G06K9/00006 , G06F7/5095 , G06F7/607 , G06K9/00986 , G06K9/6202 , G06K9/78 , G06K9/80
摘要：行範囲設定部(１７２)に設定されている行に対応し、行デコード回路(１７１)よりセレクト信号が出力されていずれかのセレクト信号線(１０３)を選択し、この行の処理回路(１０２)の処理結果をデータ出力線(１０４)に出力させ、列範囲選択部(１０５)に設定されている列のデータ出力線(１０４)に出力された処理結果を行加算器(１０６)で加算する。
摘要翻译：通过由行解码电路（171）输出的与由行范围设定部（172）设置的行相关的选择信号来选择选择信号线（103）中的一个。由处理电路（102）处理该行的结果被输出到数据输出线（104）。由列范围选择部（105）设置的列的处理结果被输出到数据输出线（104），并由列加法器（106）相加。

10. 发明申请

WO1988005189A1 N-BIT SUM-CARRY ACCUMULATOR 审中-公开
公开(公告)号：WO1988005189A1
公开(公告)日：1988-07-14
申请号：PCT/US1987003291
申请日：1987-12-07
申请人： HUGHES AIRCRAFT COMPANY
发明人： HUGHES AIRCRAFT COMPANY , SHAHRIARY, Iradj , REINHARDT, Victor, S.
IPC分类号： G06F07/50
CPC分类号： G06F7/5095 , G06F3/1293 , G06F7/68
摘要： The shortcomings illustrated by the related art are addressed by the improved accumulator (110) of the present invention. The invention provides a periodic output signal in response to an input frequency word and includes one adder (112) for each bit of the frequency word to be added. Each adder (112) has first and second inputs (A and B), a sum output representing the sum of the first and second inputs, and a carry output (Co) representing the sum of the first and second inputs. All but the first adder (112) includes a carry input (Ci). A first sum register (114) is included for storing the sum outputs of said adders (112). The inputs of said register (114) being the sum outputs of said adders (112) and the outputs of the register (114) the second inputs of said adders (112). The invention includes a second carry register (115) for storing the carry outputs (Co) of said adders (112). The output of said second register (115) being the carry inputs (Ci) of said adders (112).
摘要翻译：现有技术说明的缺点由本发明的改进的蓄能器（110）来解决。本发明提供响应于输入频率字的周期性输出信号，并且包括用于待添加的频率字的每个比特的一个加法器（112）。每个加法器（112）具有第一和第二输入（A和B），表示第一和第二输入之和的和输出和表示第一和第二输入之和的进位输出（Co）。除第一加法器（112）之外的所有加法器包括进位输入（Ci）。包括第一和寄存器（114），用于存储所述加法器（112）的和输出。所述寄存器（114）的输入是所述加法器（112）的和输出和寄存器（114）的输出的所述加法器（112）的第二输入。本发明包括用于存储所述加法器（112）的进位输出（Co）的第二进位寄存器（115）。所述第二寄存器（115）的输出是所述加法器（112）的进位输入（Ci）。

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