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1. 发明申请

WO2018035856A1 实现硬件加速处理的方法、设备和系统审中-公开
公开(公告)号：WO2018035856A1
公开(公告)日：2018-03-01
申请号：PCT/CN2016/096955
申请日：2016-08-26
申请人：华为技术有限公司
发明人：何剑 , 倪小珂 , 刘毓 , 刘金水
IPC分类号： G06F9/50
CPC分类号： G06F3/061 , G06F3/0659 , G06F12/0284 , G06F12/1081 , G06F15/17331 , G06F2212/1016 , G06F2212/1041 , G06F2212/154 , G06F2212/206
摘要：本发明实施例提供了一种实现硬件加速处理的方法、设备和系统，以在不同计算机设备之间共享硬件加速资源时，节省CPU和内存资源的占用和消耗。本发明实施例提供的硬件加速处理的方法，将硬件加速单元的数据缓存地址经过MMIO处理，得到CPU的寻址空间中的地址，并且硬件加速单所述网卡具有RDMA或DMA功能。或者硬件加速设备的网卡能够直接将接收到的待硬件加速处理的数据发送给硬件加速处理单元。这样，不仅节省了所述计算机设备中CPU接收和转发所述待硬件加速处理的数据对资源的消耗，也节省了所述计算机设备中内存的存储空间。

2. 发明申请

WO2017012072A1 FPGA的配置存储器上电初始化的电路和方法审中-公开
公开(公告)号：WO2017012072A1
公开(公告)日：2017-01-26
申请号：PCT/CN2015/084675
申请日：2015-07-21
申请人：京微雅格(北京)科技有限公司
发明人：杨献 , 薛庆华
IPC分类号： G11C16/20
CPC分类号： G06F9/4405 , G06F1/32 , G06F12/0646 , G06F15/7867 , G06F15/7871 , G06F2212/206 , G11C16/20
摘要：本发明涉及一种FPGA的配置存储器上电初始化的电路和方法，该电路包括：译码电路、驱动电路和配置存储器，当第1次写0时，译码电路打开配置存储器中的一个地址对应的一个字线，驱动电路将一个字线的内容写为0；当第i次写0时，译码电路打开配置存储器中的至少一个地址对应的至少一个字线，驱动电路将至少一个字线中每个字线的内容写为0，至少一个地址的数量小于或等于前i-1次已完成写0的地址的总和，i取大于或者等于2的正整数，从而使得配置存储器上电初始化过程中的写0操作更加容易，并且能够极大的缩短初始化的周期。

3. 发明申请

WO2016028607A1 SYSTEMS AND METHODS FOR EXPANDING MEMORY FOR A SYSTEM ON CHIP 审中-公开
标题翻译：用于扩展芯片系统的存储器的系统和方法
公开(公告)号：WO2016028607A1
公开(公告)日：2016-02-25
申请号：PCT/US2015/045133
申请日：2015-08-13
申请人： QUALCOMM INCORPORATED
发明人： CHUN, Dexter Tamio , CHITTULURI, Suryanarayana China , LI, Yanru
IPC分类号： G06F13/16 , G06F12/06
CPC分类号： G06F3/0607 , G06F3/0631 , G06F3/0665 , G06F3/0683 , G06F12/0246 , G06F12/06 , G06F12/10 , G06F13/1684 , G06F2212/1048 , G06F2212/152 , G06F2212/171 , G06F2212/206 , G06F2212/214 , G06F2212/261 , G06F2212/654 , G06F2212/7201
摘要： Systems and methods are disclosed for expanding memory for a system on chip (SoC). A memory card is loaded in an expandable memory socket electrically and is coupled to a system on chip (SoC) via an expansion bus. The memory card comprises a first volatile memory device. In response to detecting the memory card, an expanded virtual memory map is configured. The expanded virtual memory map comprises a first virtual memory space associated the first volatile memory device and a second virtual memory space associated with a second volatile memory device electrically coupled to the SoC via a memory bus. One or more peripheral images associated with the second virtual memory space are relocated to a first portion of the first virtual memory space. A second portion of the first virtual memory space is configured as a block device for performing swap operations associated with the second virtual memory space.
摘要翻译：公开了用于扩展片上系统（SoC）的存储器的系统和方法。存储卡电气地装载在可扩展存储器插槽中，并通过扩展总线耦合到片上系统（SoC）。存储卡包括第一易失性存储器件。响应于检测到存储卡，配置扩展的虚拟存储器映射。扩展的虚拟存储器映射包括与第一易失性存储器设备相关联的第一虚拟存储器空间和与经由存储器总线电耦合到SoC的第二易失性存储器设备相关联的第二虚拟存储器空间。与第二虚拟存储器空间相关联的一个或多个周边图像被重新定位到第一虚拟存储器空间的第一部分。第一虚拟存储器空间的第二部分被配置为用于执行与第二虚拟存储器空间相关联的交换操作的块设备。

4. 发明申请

WO2010117518A3 CONTROL OF ON-DIE SYSTEM FABRIC BLOCKS 审中-公开
标题翻译：控制面板系统织物块
公开(公告)号：WO2010117518A3
公开(公告)日：2011-01-13
申请号：PCT/US2010026078
申请日：2010-03-03
申请人： INTEL CORP , FANG ZHEN , WAGH MAHESH , AJANOVIC JASMIN , ESPIG MICHAEL E , IYER RAVISHANKAR
发明人： FANG ZHEN , WAGH MAHESH , AJANOVIC JASMIN , ESPIG MICHAEL E , IYER RAVISHANKAR
IPC分类号： G06F12/02 , G06F12/06 , G06F12/08 , G06F15/16
CPC分类号： G06F12/1036 , G06F12/0292 , G06F12/0888 , G06F12/10 , G06F12/1027 , G06F12/109 , G06F2212/206
摘要： Methods and apparatus for control of On-Die System Fabric (OSF) blocks are described. In one embodiment, a shadow address corresponding to a physical address may be stored in response to a user-level request and a logic circuitry (e.g., present in an OSF) may determine the physical address from the shadow address. Other embodiments are also disclosed.
摘要翻译：描述了用于控制片上系统结构（OSF）块的方法和装置。在一个实施例中，响应于用户级请求可以存储对应于物理地址的影子地址，并且逻辑电路（例如，存在于OSF中）可以从影子地址确定物理地址。还公开了其它实施例。

5. 发明申请

WO2016183228A1 MANAGEMENT OF MEMORY RESOURCES IN A PROGRAMMABLE INTEGRATED CIRCUIT 审中-公开
标题翻译：可编程集成电路中的存储资源管理
公开(公告)号：WO2016183228A1
公开(公告)日：2016-11-17
申请号：PCT/US2016/031907
申请日：2016-05-11
申请人： XILINX, INC.
发明人： BIELICH, Luis, E. , NERTNEY, Robert, E.
IPC分类号： G06F12/08 , G06F12/10 , G06F12/02 , G06F12/06 , G06F13/16 , G06F9/50 , H03K19/00 , G06F11/10 , G06F21/79 , H03K19/177
CPC分类号： H03K19/1776 , G06F9/5016 , G06F11/1064 , G06F12/0292 , G06F12/0615 , G06F12/0811 , G06F12/084 , G06F12/0864 , G06F12/0888 , G06F12/0897 , G06F12/10 , G06F12/126 , G06F13/1694 , G06F21/79 , G06F2212/1044 , G06F2212/206 , G06F2212/2515 , G06F2212/6042 , H03K19/0008
摘要： An approach for management of memory in a programmable integrated circuit (IC) (100) includes configuring (602) a memory map (400) of the programmable IC with an association of a first subset of addresses of memory address space of the programmable IC and physical memory of the programmable IC. The memory map is further configured (602) with an association of a second subset of addresses of the memory address space and a virtual memory block (1 12). At least a portion of a cache memory of the programmable IC is locked (608, 612, 616) to the second subset of addresses.
摘要翻译：用于管理可编程集成电路（IC）（100）中的存储器的方法包括以可编程IC的存储器地址空间的地址的第一子集与第一可编程集成电路的存储器地址空间的相关联（602）与可编程IC的存储器映射（400）可编程IC的物理内存。存储器映射被进一步配置（602），其具有存储器地址空间的地址的第二子集与虚拟存储器块（112）的关联。可编程IC的高速缓冲存储器的至少一部分被锁定（608,612,616）到第二地址子集。

6. 发明申请

WO2013175622A1 情報処理装置、情報処理プログラム、およびアクセス制御方法审中-公开
标题翻译：信息处理设备，信息处理程序和访问控制方法
公开(公告)号：WO2013175622A1
公开(公告)日：2013-11-28
申请号：PCT/JP2012/063460
申请日：2012-05-25
申请人：富士通株式会社 , 日高昭仁
发明人：日高　昭仁
IPC分类号： G11B20/10 , G06F3/06 , G11B20/12
CPC分类号： G06F12/063 , G06F12/121 , G06F2212/206 , G11B20/1883 , G11B20/1889 , G11B2020/1896 , G11B2220/2516
摘要：　記録媒体上の欠陥領域の発生によるアクセス性能の低下を抑制する。　情報処理装置（１）は、記録媒体（４）の論理アドレス（ＬＢＡｈ）へのアクセス指示を受け、論理アドレス（ＬＢＡｈ）に対応する記録媒体（４）の物理アドレス（ＬＢＡｄ）へのアクセス制御をおこなう。管理部２は、記録媒体（４）上の論理アドレスと、所定数の交代領域をスキップした記録媒体（４）上の物理アドレスとの対応関係を管理する。制御部（３）は、受け付けた論理アドレスに対応付けられている物理アドレスを特定し、特定した物理アドレスによって記録媒体（４）へのアクセス制御をおこなう。情報処理装置（１）は、物理アドレスが示す領域に欠陥が発生した際に、欠陥を生じた物理アドレスに対応付けられていた論理アドレスの割り付けの交代先を、欠陥を示す物理アドレスに隣接する交代領域とする。
摘要翻译：为了最小化由于在记录介质上发生故障区域导致的访问性能的降低。信息处理装置（1）接收访问记录介质（4）的逻辑地址（LBAh）的命令，并且执行用于访问与逻辑地址相关联的记录介质（4）的物理加法器（LBAd）的访问控制（LBAh）。管理单元（2）在跳过预定数量的替换区域之后管理记录介质（4）上的逻辑地址与记录介质（4）上的物理地址之间的关联关系。控制单元（3）指定与所接收的逻辑地址相关联的物理地址，并且根据指定的物理地址执行用于访问记录介质（4）的访问控制。当在信息处理装置（1）中由物理地址指示的区域中发生故障时，用于分配与产生故障的物理地址相关联的逻辑地址的替换目的地切换到相邻的替换区域到指示故障的物理地址。

7. 发明申请

WO0188718A2 METHODS AND SYSTEMS FOR APPLICATIONS TO INTERACT WITH HARDWARE 审中-公开
标题翻译：应用于硬件的方法和系统
公开(公告)号：WO0188718A2
公开(公告)日：2001-11-22
申请号：PCT/US0114608
申请日：2001-05-07
申请人： ZUCOTTO WIRELESS INC
发明人： COMEAU GUILLAUME
IPC分类号： G06F12/02
CPC分类号： G06F12/0292 , G06F2212/206
摘要： A method and apparatus for providing application layer access to hardware peripheral memory mapped registers is provided together with a processor adapted to implement such a method. A fixed memory address space for a hardware peripheral's memory mapped registers is identified, and an object is provided having elements which occupy this fixed memory address space. This allows an application to be provided with access to the hardware peripheral's memory mapped registers directly through the object. A new class is defined having base address and length parameters and in some cases also having a type parameter. This is used in providing the object. When an object has an object descriptor, which is effectively an object header and a pointer to where the object data is located, constructing the object may be done by creating an object descriptor, and then creating an object handle for the object which points to the object descriptor. Alternatively, a level of indirection may be removed, and the object handle created to point directly to the object created so as to exist in memory mapped register space. Java or Java like structures, virtual machines, applications, classes and objects may provide the functionalities described herein.
摘要翻译：与适用于实现这种方法的处理器一起提供用于向硬件外围存储器映射寄存器提供应用层访问的方法和装置。识别硬件外设的存储器映射寄存器的固定存储器地址空间，并且提供具有占用该固定存储器地址空间的元件的对象。这允许应用程序通过对象直接访问硬件外设的内存映射寄存器。一个新类被定义为具有基地址和长度参数，并且在某些情况下也具有类型参数。这用于提供对象。当对象具有对象描述符时，该对象描述符实际上是对象头部和指向对象数据所在对象的指针，可以通过创建对象描述符来创建对象，然后创建指向对象的对象的对象句柄对象描述符。或者，可以去除间接级别，并且创建的对象句柄直接指向创建的对象，以便存在于存储器映射寄存器空间中。 Java或Java类结构，虚拟机，应用程序，类和对象可以提供本文所述的功能。

8. 发明申请

WO00070466A1 METHOD OF ACCESSING I/O DEVICE AND MEMORY USING VIRTUAL ADDRESS AND RECORDED MEDIUM HAVING PROGRAM FOR PERFORMING METHOD OF ACCESSING I/O DEVICE AND MEMORY USING VIRTUAL ADDRESS 审中-公开
标题翻译：使用虚拟地址访问I / O设备和存储器的方法以及具有程序的记录介质，用于执行使用虚拟地址访问I / O设备和存储器的方法
公开(公告)号：WO00070466A1
公开(公告)日：2000-11-23
申请号：PCT/JP1999/006230
申请日：1999-11-09
IPC分类号： G06F9/46 , G06F12/02 , G06F13/14
CPC分类号： G06F12/0292 , G06F9/46 , G06F2212/206
摘要： A method of accessing an I/O device or memory from an application program in a computer as if an ordinary address was read/written. It includes the following two steps. (1) An environment establishing step in which consecutive memory spaces are secured, a virtual address is allocated to a specific area of the memory space, and the memory space is used as a conversion table by storing information associated with the virtual address according to a virtual address definition file created by the user, thus establishing an environment where a virtual address can be used. (2) A virtual address using step, in which in the environment, the type of the virtual address is acquired from the conversion table and access to a specific virtual address is made according to the type.
摘要翻译：一种从计算机中的应用程序访问I / O设备或存储器的方法，就像读取/写入普通地址一样。它包括以下两个步骤。（1）一种环境建立步骤，其中确保连续的存储空间，将虚拟地址分配给存储器空间的特定区域，并且通过存储与虚拟地址相关联的信息来将存储器空间用作转换表由用户创建的虚拟地址定义文件，从而建立可以使用虚拟地址的环境。（2）一种虚拟地址使用步骤，其中在环境中根据该类型从转换表获取虚拟地址的类型并访问特定的虚拟地址。

9. 发明申请

WO2014205175A2 DATA ENCODING FOR NON-VOLATILE MEMORY 审中-公开
标题翻译：数据编码非易失性存储器
公开(公告)号：WO2014205175A2
公开(公告)日：2014-12-24
申请号：PCT/US2014/043112
申请日：2014-06-19
申请人： SANDISK TECHNOLOGIES INC.
发明人： LASSER, Menahem
IPC分类号： G11C7/10
CPC分类号： G06F12/023 , G06F12/00 , G06F12/02 , G06F12/063 , G06F13/4234 , G06F2212/206 , G11C7/00 , G11C7/1006 , G11C7/1096 , G11C13/0002 , G11C13/0069
摘要： A data storage device includes a memory and a controller. Mapping circuitry is configured to apply a mapping to received data to generate mapped data to be stored in storage elements. The mapping may be configured to reduce average write time by mapping at least one incoming data value into a mapped value such that no transitions of storage elements from a second state to a first state are used for storing the mapped value into the storage elements.
摘要翻译：数据存储装置包括存储器和控制器。映射电路被配置为对接收到的数据应用映射以生成要存储在存储元件中的映射数据。映射可以被配置为通过将至少一个输入数据值映射到映射值来减少平均写入时间，使得不使用存储元件从第二状态到第一状态的转换来将映射的值存储到存储元件中。

10. 发明申请

WO2011160722A1 TRANSLATION OF INPUT/OUTPUT ADDRESSES TO MEMORY ADDRESSES 审中-公开
标题翻译：输入/输出地址到存储器地址的翻译
公开(公告)号：WO2011160722A1
公开(公告)日：2011-12-29
申请号：PCT/EP2010/067043
申请日：2010-11-08
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION , CRADDOCK, David , GREGG, Thomas , GREINER, Dan , LAIS, Eric Norman
发明人： CRADDOCK, David , GREGG, Thomas , GREINER, Dan , LAIS, Eric Norman
IPC分类号： G06F13/16 , G06F12/10
CPC分类号： G06F12/10 , G06F9/355 , G06F12/0292 , G06F2212/206
摘要： An address provided in a request issued by an adapter is converted to an address directly usable in accessing system memory. The address includes a plurality of bits, in which the plurality of bits includes a first portion of bits and a second portion of bits. The second portion of bits is used to index into one or more levels of address translation tables to perform the conversion, while the first portion of bits are ignored for the conversion. The first portion of bits are used to validate the address.
摘要翻译：将由适配器发出的请求中提供的地址转换为直接用于访问系统内存的地址。该地址包括多个比特，其中多个比特包括比特的第一部分和比特的第二部分。比特的第二部分用于索引到一个或多个地址转换表中以执行转换，而第一部分比特被忽略用于转换。位的第一部分用于验证地址。

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