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1. 发明申请

WO2016195904A1 PROVIDING MULTIPLE ROOTS IN A SEMICONDUCTOR DEVICE 审中-公开
标题翻译：在半导体器件中提供多个单元
公开(公告)号：WO2016195904A1
公开(公告)日：2016-12-08
申请号：PCT/US2016/030951
申请日：2016-05-05
申请人： INTEL CORPORATION
发明人： KLINGLESMITH, Michael, T. , KANG, Chang, Yong , DE GRUIJL, Robert , SCHOINAS, Ioannis, T. , ABRAMSON, Darren , LEE, Khee, Wooi
IPC分类号： G06F13/40 , G06F13/42 , G06F15/78 , G06F13/12
CPC分类号： G06F13/4282 , G06F3/0604 , G06F3/0644 , G06F3/068 , G06F12/0828 , G06F13/1663 , G06F2212/621
摘要： In one embodiment, a system includes: a first root space associated with a first root space identifier and including at least one first host processor and a first agent, the at least one first host processor and the first agent associated with the first root space identifier; a second root space associated with a second root space identifier and including at least one second host processor and a second agent, the at least one second host processor and the second agent associated with the second root space identifier; and a shared fabric to couple the first root space and the second root space, the shared fabric to route a transaction to the first root space or the second root space based at least in part on a root space field of the transaction. Other embodiments are described and claimed.
摘要翻译：在一个实施例中，系统包括：与第一根空间标识符相关联并包括至少一个第一主处理器和第一代理的第一根空间，所述至少一个第一主处理器和与第一根空间标识符相关联的第一代理 ; 与第二根空间标识符相关联并包括至少一个第二主处理器和第二代理的第二根空间，所述至少一个第二主处理器和与所述第二根空间标识符相关联的第二代理; 以及共享结构，用于耦合所述第一根空间和所述第二根空间，所述共享结构至少部分地基于所述事务的根空间字段来将事务路由到所述第一根空间或所述第二根空间。描述和要求保护其他实施例。

2. 发明申请

WO2016105865A1 TIGHTLY-COUPLED DISTRIBUTED UNCORE COHERENT FABRIC 审中-公开
标题翻译：轻薄的分布式无纺布相纸
公开(公告)号：WO2016105865A1
公开(公告)日：2016-06-30
申请号：PCT/US2015/062861
申请日：2015-11-29
申请人： INTEL CORPORATION
发明人： NAGARAJAN, Ramadass , KLINGLESMITH, Michael T. , RAY, Joydeep
IPC分类号： G06F13/16 , G06F12/08
CPC分类号： G06F13/1615 , G06F13/1663 , G06F15/7821 , Y02D10/14
摘要： Selected portions of an uncore fabric of a system-on-a-chip (SoC) or other embedded system are divided into two independent pipelines. Each pipeline operates independently of the other pipeline, and each accesses only one-half of the system memory, such as even or odd addresses in an interleaved memory. However, the two pipelines are tightly coupled to maintain coherency of the fabric. Coupling may be accomplished, for example, by a shared clock that is one-half of the base clock cycle for the fabric. Each incoming address may be processed by a deterministic hash, assigned to one of the pipelines, processed through memory, and then passed to a credit return.
摘要翻译：系统级芯片（SoC）或其他嵌入式系统的非空心结构的选定部分被划分为两条独立的管道。每个流水线独立于其他流水线运行，并且每个流水线仅访问系统存储器的一半，例如交错存储器中的偶数或奇数地址。然而，两个管道紧密耦合以保持织物的一致性。耦合可以例如通过共享时钟来实现，该共享时钟是针对结构的基本时钟周期的一半。每个传入地址可以通过确定性散列来处理，分配给一条管道，通过存储器处理，然后传递给信用回报。

3. 发明申请

WO2016105853A1 PACKED WRITE COMPLETIONS 审中-公开
标题翻译：包装写入完成
公开(公告)号：WO2016105853A1
公开(公告)日：2016-06-30
申请号：PCT/US2015/062821
申请日：2015-11-27
申请人： INTEL CORPORATION
发明人： MORRIS, Brian S. , SWANSON, Jeffrey C. , NALE, Bill , BLANKENSHIP, Robert G. , WILLEY, Jeff , HENDRICKSON, Eric L.
IPC分类号： G06F13/16 , G06F12/08
CPC分类号： G06F13/1663 , G06F13/1673 , G11C5/04 , G11C7/10
摘要： A plurality of completed writes to memory are identified corresponding to a plurality of write requests from a host device received over a buffered memory interface. A completion packet is sent to the host device that includes a plurality of write completions to correspond to the plurality of completed writes.
摘要翻译：对存储器的多个完成的写入被识别为与通过缓冲的存储器接口接收的主机设备的多个写入请求相对应。完成分组被发送到主机设备，其包括多个写入完成以对应于多个完成的写入。

4. 发明申请

WO2015142974A1 ASYNCHRONOUSLY PREFETCHING SHARABLE MEMORY PAGES 审中-公开
标题翻译：非正式的可预见的存储页
公开(公告)号：WO2015142974A1
公开(公告)日：2015-09-24
申请号：PCT/US2015/021129
申请日：2015-03-18
申请人： MICROSOFT TECHNOLOGY LICENSING, LLC
发明人： BAK, Yevgeniy M. , IYIGUN, Mehmet
IPC分类号： G06F12/08 , G06F12/12 , G06F9/44
CPC分类号： G06F13/4239 , G06F9/4418 , G06F12/08 , G06F12/0862 , G06F13/1663 , G06F13/18 , G06F2212/1016 , G06F2212/6028 , G06F2212/656
摘要： When a process is swapped out of memory, a record of the sharable memory pages of the process is maintained. The sharable memory pages can then be repurposed. When the process is subsequently swapped back into memory, concurrently with the process running the sharable memory pages of the process are prefetched. If during this prefetching the process requests a memory page that is not currently in physical memory, a high priority I/O request is issued for that memory page. The high priority I/O request is placed at the front of an I/O queue, so the high priority I/O request is processed before the pending prefetch requests.
摘要翻译：当一个进程被交换出内存时，会保持该进程的可共享内存页面的记录。可共享的内存页面可以重新使用。当进程随后被交换回到内存中时，与执行进程的共享存储器页面的进程同时进行预取。如果在此预取期间，进程请求不在物理内存中的内存页，则会为该内存页发出高优先级的I / O请求。高优先级I / O请求位于I / O队列的前端，因此在优先级高的I / O请求被处理后，等待预取请求。

5. 发明申请

WO2015134098A1 INTER-CHIP INTERCONNECT PROTOCOL FOR A MULTI-CHIP SYSTEM 审中-公开
标题翻译：用于多芯片系统的互连互连协议
公开(公告)号：WO2015134098A1
公开(公告)日：2015-09-11
申请号：PCT/US2014/072799
申请日：2014-12-30
申请人： CAVIUM, INC.
发明人： AKKAWI, Isam , KESSLER, Richard, E. , ASHER, David, H. , CHIN, Bryan, W. , SNYDER, Wilson, P.
IPC分类号： G06F12/08
CPC分类号： G06F12/0833 , G06F3/0683 , G06F12/0813 , G06F12/0822 , G06F12/0828 , G06F12/0831 , G06F12/084 , G06F13/1663 , G06F2212/154 , G06F2212/62 , G06F2212/621
摘要： A multi-chip system includes multiple chip devices configured to communicate to each other and share resources. According to at least one example embodiment, a method of providing memory coherence within the multi-chip system comprises maintaining, at a first chip device of the multi-chip system, state information indicative of one or more states of one or more copies, residing in one or more chip devices of the multi-chip system, of a data block. The data block is stored in a memory associated with one of the multiple chip devices. The first chip device receives a message associated with a copy of the one or more copies of the data block from a second chip device of the multiple chip devices, and, in response, executes a scheme of one or more actions determined based on the state information maintained at the first chip device and the message received.
摘要翻译：多芯片系统包括配置为彼此通信并共享资源的多个芯片装置。根据至少一个示例性实施例，在多芯片系统内提供存储器一致性的方法包括在多芯片系统的第一芯片装置处保持指示一个或多个副本的一个或多个状态的状态信息，驻留在在多芯片系统的一个或多个芯片装置中的数据块。数据块存储在与多个芯片器件中的一个相关联的存储器中。第一芯片装置从多个芯片装置的第二芯片装置接收与数据块的一个或多个副本的副本相关联的消息，并且作为响应，执行基于状态确定的一个或多个动作的方案在第一芯片设备上维护的信息和接收到的消息。

6. 发明申请

WO2015016615A1 프로세서 및 메모리 제어 방법 审中-公开
标题翻译：处理器和存储器控制方法
公开(公告)号：WO2015016615A1
公开(公告)日：2015-02-05
申请号：PCT/KR2014/007009
申请日：2014-07-30
申请人： 삼성전자 주식회사
发明人： 강병익 , 박진영 , 이승욱 , 홍은석
IPC分类号： G06F13/16 , G06F12/00
CPC分类号： G06F12/023 , G06F12/0888 , G06F13/1663 , G06F13/1694 , G06F13/18 , G06F2212/1016 , G06F2212/1044 , Y02D10/13 , Y02D10/14
摘要： 본 발명은 프로세서 및 메모리에 관한 것이다. 더욱 상세하게는 여러 마스터 IP들(master IPs)이 접근 가능한 스위칭 가능한 온 칩 메모리(switchable on chip memory) 및 그 제어 방법에 관한 것으로, 본 발명의 일 실시예에 따른 온 칩 메모리의 메모리 제어 방법은, 각각의 마스터 IP(Intellectual Properties) 별 모드, 우선순위, 필요한 메모리의 공간 크기 및 다른 마스터 IP와의 상관관계 중 적어도 하나를 포함하는 메모리 할당 정보를 설정하는 단계; 및 상기 메모리 할당 정보를 이용하여 상기 각각의 마스터 IP 별 메모리를 할당하는 단계;를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 내장된(embedded) SoC 내의 다양한 마스터(master) IP들이 온 칩 버퍼와 온 칩 캐시의 장점을 모두 활용할 수 있다.
摘要翻译：本发明涉及处理器和存储器。更具体地，本发明涉及可通过各种主要知识产权（IP）访问的可切换片上存储器及其控制方法，并且根据本发明的一个实施例的用于控制片上存储器的方法可以包括以下步骤：设置包括各个主IP的模式，优先级，所需存储器的空间大小以及与其他主IP的相关性中的至少一个的存储器分配信息; 以及通过使用存储器分配信息为各个主IP分配存储器。根据本发明的一个实施例，嵌入式SoC内的各种主IP能够利用片上缓冲器和片上高速缓存的所有优点。

7. 发明申请

WO2014143056A1 A MEMORY SYSTEM 审中-公开
标题翻译：记忆系统
公开(公告)号：WO2014143056A1
公开(公告)日：2014-09-18
申请号：PCT/US2013/032633
申请日：2013-03-15
申请人： INTEL CORPORATION , NALE, Bill , JASPER, Jonathan C. , LOVELACE, John V. , NACHIMUTHU, Murugasamy K. , ZHU, Jun , QUACH, Tuan M.
发明人： NALE, Bill , JASPER, Jonathan C. , LOVELACE, John V. , NACHIMUTHU, Murugasamy K. , ZHU, Jun , QUACH, Tuan M.
IPC分类号： G11C7/10 , G11C7/22 , G06F13/14
CPC分类号： G06F11/0793 , G06F3/0604 , G06F3/061 , G06F3/0629 , G06F3/0638 , G06F3/0673 , G06F3/0683 , G06F11/0727 , G06F11/0751 , G06F11/0772 , G06F11/079 , G06F12/023 , G06F12/0802 , G06F12/0813 , G06F13/1663 , G06F13/1678 , G06F13/1689 , G06F13/1694 , G06F13/4234 , G06F13/4243 , G06F13/4282 , G06F2212/1044 , G06F2212/2532 , G06F2212/60 , G11C5/04 , G11C5/148 , G11C7/1003 , G11C7/1063 , G11C7/1072 , G11C7/222 , G11C11/40618 , G11C29/023 , G11C29/028 , H04L9/0869
摘要： Provided is a device for use in a memory module coupled to a host memory controller over a bus, comprising memory module control logic to generate a request signal to a host memory controller having a pulse width greater than or equal to a minimum pulse width, wherein the minimum pulse width comprises a number of clock cycles needed to guarantee that the host memory controller detects the request signal, and wherein the pulse width of the request signal indicates at least one function in addition to the request signal to the host memory controller.
摘要翻译：提供了一种用于通过总线耦合到主机存储器控制器的存储器模块中的装置，包括存储器模块控制逻辑，以产生具有大于或等于最小脉冲宽度的脉冲宽度的主机存储器控制器的请求信号，其中最小脉冲宽度包括保证主机存储器控制器检测到请求信号所需的多个时钟周期，并且其中请求信号的脉冲宽度除了向主机存储器控制器的请求信号之外还指示至少一个功能。

8. 发明申请

WO2014101776A1 一种数据传输方法及数据传输系统审中-公开
公开(公告)号：WO2014101776A1
公开(公告)日：2014-07-03
申请号：PCT/CN2013/090464
申请日：2013-12-25
申请人：广东瑞洲科技有限公司
发明人：秦少锋 , 郭华忠
IPC分类号： G05B19/414 , G06F13/00
CPC分类号： G06F13/4269 , G05B19/0421 , G05B19/408 , G05B2219/2224 , G05B2219/31418 , G06F13/1663
摘要：提供一种数据传输方法及数据传输系统，用于实现第一CPU和第二CPU之间的数据传输。该方法包括以下步骤：第一逻辑门的输出端的初始值被预设为高电平或低电平，步骤S1，使第一CPU向第二CPU传输数据，将该数据存储在第一数据存储区，以及将该数据的长度存储在第一数据长度存储区，并使第一CPU的第一输出端的输出值取反；步骤S2，第二CPU根据当前第一逻辑门的输出端的输出值，在第一数据长度存储区内读取数据长度，并在第一数据存储区内读取对应该数据长度的数据；步骤S3，使第二CPU的第一输出端的输出值取反，以使第一逻辑门的输出端的输出值取反。该数据传输方法可实现数据高速地传输。

9. 发明申请

WO2013012447A1 SELECTOR SYNCRONIZED WITH MOVEMENT OF DATA IN MEMORY 审中-公开
标题翻译：选择器与内存中的数据运动同步
公开(公告)号：WO2013012447A1
公开(公告)日：2013-01-24
申请号：PCT/US2012/023794
申请日：2012-02-03
申请人： HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P. , HADLEY, Ted, A.
发明人： HADLEY, Ted, A.
IPC分类号： G06F13/14 , G06F13/16
CPC分类号： G06F13/1642 , G01R31/31719 , G06F1/24 , G06F13/1663 , G06F21/54 , G06F21/55 , G06F21/57 , G06F21/575 , G06F21/602 , G06F21/72 , G06F21/74 , G06F21/75 , G06F21/78 , G06F21/79 , G06F2221/2143 , G09C1/00 , H04L9/088 , H04L9/32 , H04L2209/12
摘要： In one implementation, data values having an order are stored at a memory having a plurality of memory locations. Data values are periodically moved between memory locations according to a movement pattern. A selector is synchronized with the movement of the data values according to the movement pattern to select an output.
摘要翻译：在一个实现中，具有顺序的数据值被存储在具有多个存储器位置的存储器中。根据运动模式，在存储器位置之间周期性地移动数据值。选择器根据移动模式与数据值的移动同步，以选择输出。

10. 发明申请

WO2013001613A1 スケジューリング方法およびシステム审中-公开
标题翻译：调度方法和系统
公开(公告)号：WO2013001613A1
公开(公告)日：2013-01-03
申请号：PCT/JP2011/064841
申请日：2011-06-28
申请人：富士通株式会社 , 栗原康志 , 山下浩一郎 , 鈴木貴久 , 大舘尚記 , 大友俊也
发明人：栗原　康志 , 山下　浩一郎 , 鈴木　貴久 , 大舘　尚記 , 大友　俊也
IPC分类号： G06F3/06 , G06F12/00 , G06F13/10 , G06F15/17
CPC分类号： G06F9/4881 , G06F3/0631 , G06F9/52 , G06F13/1663
摘要：　システムのスケジューラは、第１ＣＰＵ（１０１）によりタスクが第１タスク種類に属するか否かを判定する。タスクがメモリリードタスクの第１タスク種類に属するときは、タスクがアクセスする第１アクセス領域がメインストレージ（１３１）またはサブストレージ（１３２）にあるか否かを判定する。この判定結果に基づいて、タスクがアクセスするストレージ先をメインストレージ（１３１）またはサブストレージ（１３２）に設定する。タスクが第１タスク種類に属さないときは他のタスク種類に属するか否かを判定し、複数のＣＰＵ（１０１，１０２）が共有するメインストレージ（１３１）へのアクセス競合を回避する。
摘要翻译：系统调度器使用第一CPU（101）来评估任务是否属于第一任务类别。当任务属于存储器读取任务的第一任务类别时，评估主存储（131）或子存储（132）中是否存在要访问的第一访问区域。基于该评估结果，将任务要访问的存储位置设置到主存储（131）或子存储（132）。当任务不属于第一任务类别时，评估任务是否属于另一任务类别，并且避免了由多个CPU（101和102）共享的主存储（131）的访问争用。

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