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1. 发明申请

WO2010090334A1 電子回路、回路装置、試験システム、電子回路の制御方法审中-公开
标题翻译：电子电路，电路装置，测试系统及控制电子电路的方法
公开(公告)号：WO2010090334A1
公开(公告)日：2010-08-12
申请号：PCT/JP2010/051895
申请日：2010-02-09
申请人：日本電気株式会社 , 野口宏一朗 , 野瀬浩一 , 中川源洋 , 水野正之
发明人：野口　宏一朗 , 野瀬　浩一 , 中川　源洋 , 水野　正之
IPC分类号： H01L21/822 , G05F1/56 , H01L27/04
CPC分类号： G01R31/31721 , G05F1/607
摘要：　電子回路は、電源を供給可能な第１の電源線と、前記第１の電源線と独立に電源を供給可能とした第２の電源線と、前記第２の電源線に接続された主回路と、前記第１の電源線および前記第２の電源線のいずれかから電源が供給されたことを検知する検知部と、前記第１の電源線と前記第２の電源線とに接続された制御部と、　を備え、前記制御部は、前記検知部が前記第１の電源線から電源が供給されたことを検知すると、前記第１の電源線から供給される電圧・電流を制御して前記主回路へ供給する。　
摘要翻译：电子电路设有：能够供电的第一电源线; 第二电源线，其能够独立于第一电源线供电; 连接到第二电源线的主电路; 检测部，其从所述第一电源线或所述第二电源线检测到所述电力供给; 以及连接到第一电源线和第二电源线的控制部。当检测部分检测到从第一电源线提供电力时，控制部分控制从第一电源线提供的电压/电流，并向主电路供电。

2. 发明申请

WO2010013587A1 半導体集積回路审中-公开
标题翻译：半导体集成电路
公开(公告)号：WO2010013587A1
公开(公告)日：2010-02-04
申请号：PCT/JP2009/062409
申请日：2009-07-08
申请人：日本電気株式会社 , 亀田義男 , 水野正之
发明人：亀田　義男 , 水野　正之
IPC分类号： H03K19/003 , H03K19/00
CPC分类号： H03K19/0075
摘要：　論理回路が二重化された半導体集積回路において、各論理回路の出力値が一致しているか否かの比較結果を出力する比較回路を備える。各論理回路が備える記憶回路には、第１の周期と第２の周期とを交互に繰り返す信号であり、それぞれの第１の周期の開始が一致し、かつ第２の周期の終了が一致するクロック信号を供給する。これらのクロック信号は、少なくとも一つが第１の周期と第２の周期とが異なる長さであり、少なくとも一つが他のクロック信号と異なる信号パターンとする。
摘要翻译：其逻辑电路是双工的半导体集成电路设置有比较电路，用于输出每个逻辑电路的输出值是否彼此匹配的比较结果。每个逻辑电路的存储电路被提供有交替地重复第一周期和第二周期的时钟信号，并且每个时钟信号的第一周期的开始彼此匹配并且其第二周期的结束相互匹配。在时钟信号中，至少一个时钟信号在第一周期和第二周期中具有不同的长度，并且至少一个时钟信号具有与其它时钟信号的信号模式不同的信号模式。

3. 发明申请

WO2009151118A1 半導体検査装置および半導体検査方法审中-公开
标题翻译：半导体检测装置和半导体检测方法
公开(公告)号：WO2009151118A1
公开(公告)日：2009-12-17
申请号：PCT/JP2009/060757
申请日：2009-06-12
申请人：日本電気株式会社 , 山道新太郎 , 水野正之 , 田子雅基 , 中川源洋 , 村井秀哉 , 森健太郎 , 村上朝夫 , 菊池克 , 前田勝美 , 野瀬浩一 , 亀田義男 , 野口宏一朗
发明人：山道　新太郎 , 水野　正之 , 田子　雅基 , 中川　源洋 , 村井　秀哉 , 森　健太郎 , 村上　朝夫 , 菊池　克 , 前田　勝美 , 野瀬　浩一 , 亀田　義男 , 野口　宏一朗
IPC分类号： H01L21/66 , G01R31/28
CPC分类号： G01R31/2884 , G01R31/2889 , G01R31/3025
摘要：　半導体検査装置は、被検査半導体素子の検査を行う検査回路と、この検査回路に接続される複数の配線と、を有する。上記検査回路は、被検査半導体素子と対向する位置に設けられた無線素子を備え、上記複数の配線のいずれかを介して特定の信号が入力された場合に、被検査半導体素子を検査するのに必要な検査信号を上記無線素子より無線にて送信するとともに、検査信号に対する応答信号を被検査半導体素子から上記無線素子を介して受信する。上記複数の配線を含む多層配線層は、上記無線素子が形成された面に形成されている。
摘要翻译：半导体检查装置设置有检查要检查的半导体元件的检查电路和连接到检查电路的多个布线。每个检查电路设置有布置在面向要检查的半导体元件的位置的无线元件，并且当通过一条布线输入指定信号时，检查半导体元件所需的检查信号从无线元件和通过无线元件从半导体元件接收到检查信号的响应信号。在形成无线元件的表面上形成包括布线的多层布线层。

4. 发明申请

WO2009113373A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2009113373A1
公开(公告)日：2009-09-17
申请号：PCT/JP2009/052993
申请日：2009-02-20
申请人：日本電気株式会社 , 中川源洋 , 野口宏一朗 , 亀田義男 , 水野正之
发明人：中川源洋 , 野口宏一朗 , 亀田義男 , 水野正之
IPC分类号： H01L21/822 , H01L21/3205 , H01L23/52 , H01L25/065 , H01L25/07 , H01L25/18 , H01L27/04 , H04B5/02
CPC分类号： H01L27/0688 , H01L23/48 , H01L23/5227 , H01L24/48 , H01L24/49 , H01L25/0655 , H01L25/0657 , H01L2224/05553 , H01L2224/48091 , H01L2224/49113 , H01L2225/06527 , H01L2924/00014 , H01L2924/14 , H01L2924/3025 , H01L2924/00 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
摘要：電磁誘導コイルがそれぞれ搭載された複数の半導体チップを並べ、複数の半導体チップのうち隣接する１対の半導体チップにそれぞれ搭載された電磁誘導コイル間で電磁誘導により信号を伝送する。
摘要翻译：布置有安装有电磁感应线圈的多个半导体芯片，并且在安装在半导体芯片中的一对相邻半导体芯片的每一个上的电磁感应线圈之间通过电磁感应传输信号。

5. 发明申请

WO2009084424A1 半導体テスト装置、半導体装置および試験方法审中-公开
标题翻译：半导体测试器件，半导体器件和测试方法
公开(公告)号：WO2009084424A1
公开(公告)日：2009-07-09
申请号：PCT/JP2008/072834
申请日：2008-12-16
申请人：日本電気株式会社 , NECエレクトロニクス株式会社 , 野口宏一朗 , 亀田義男 , 野瀬浩一 , 水野正之 , 尾野年信
发明人：野口宏一朗 , 亀田義男 , 野瀬浩一 , 水野正之 , 尾野年信
IPC分类号： G01R31/28
CPC分类号： G01R31/31908
摘要：　高速な遅延テストを実現することが可能な半導体テスト装置、半導体装置および試験方法を提供する。　半導体テスト装置１ａ～１ｃは、第１入力端子ＳＩと、第２入力端子Ｄと、第１モードと第２モードのいずれかを示すモード信号を受け付けるモード端子ＳＥと、クロック信号を受け付けるクロック端子ＣＫと、出力端子Ｑと、を備え、モード信号が第１モードを示す場合に第１入力端子ＳＩを選択し、モード信号が第２モードを示す場合に第２入力端子Ｄを選択し、モード信号に基づいて選択された入力端子が受け付けている情報をクロック信号に同期して保持して出力端子Ｑから出力するフリップフロップ１１と、設定値を保持し、当該設定値を第１入力端子ＳＩに提供する保持部１２と、を含む。
摘要翻译：提供能够实现高速延迟测试，半导体器件和测试方法的半导体测试装置。每个半导体测试装置（1a-1c）包括触发器（11），其包括第一输入端（SI），第二输入端（D），模式端子（SE），用于接受模式信号，模式信号指示第一模式或第二模式，用于接受时钟信号的时钟端子（CK）和输出端子（Q）。当模式信号指示第一模式时，触发器（11）选择第一输入端（SI）和模式信号指示第二输入端（D），并且当模式信号指示第二模式时，保持并输出信息，由与时钟信号同步的输出端子（Q）由基于模式信号选择的输入端子接受。进一步包括用于保持设定值并且为第一输入端子（SI）提供设定值的保持单元（12）。

6. 发明申请

WO2009066764A1 半導体集積回路装置及びそのテスト方法审中-公开
标题翻译：半导体集成电路器件及其测试方法
公开(公告)号：WO2009066764A1
公开(公告)日：2009-05-28
申请号：PCT/JP2008/071230
申请日：2008-11-21
申请人：日本電気株式会社 , 野瀬浩一 , 水野正之
发明人：野瀬浩一 , 水野正之
IPC分类号： G01R31/30 , G01R31/28 , H01L21/822 , H01L27/04
CPC分类号： G01R31/319 , G01R31/31725
摘要：　半導体集積回路装置の入出力回路やテスタの動作周波数がテスト用の入力信号の周波数よりも低い場合において、半導体集積回路装置に備えた被測定回路の動作を停止させることなく、被測定回路の擾乱耐性量の測定を可能とする。半導体集積回路装置は、１又は２以上の入力信号から成る入力信号群の各入力信号に対する処理を順に被測定回路によって複数回にわたって繰り返した場合において、該入力信号群のうちの所定の入力信号に対して該被測定回路により正常な出力信号が出力された回数をカウントする正常出力信号カウンタを備える。
摘要翻译：当半导体集成电路器件的测试器或输入/输出电路的操作频率低于测试输入信号的频率时，可以测量被测电路的干扰容许量，而不停止电路的操作被测试包括在半导体集成电路器件中。半导体集成电路装置具有用于计数的正常输出信号计数器，当被测电路依次重复时，对包括一个或两个或更多个输入信号的输入信号组的每个输入信号的处理，数字响应于输入信号组中的预定输入信号，被测电路多少次输出正常输出信号。

7. 发明申请

WO2008075702A1 信号測定装置および信号測定方法审中-公开
标题翻译：信号测量装置和信号测量方法
公开(公告)号：WO2008075702A1
公开(公告)日：2008-06-26
申请号：PCT/JP2007/074396
申请日：2007-12-19
申请人：日本電気株式会社 , 野瀬浩一 , 水野正之 , 柴山充文
发明人：野瀬浩一 , 水野正之 , 柴山充文
IPC分类号： G01R31/319 , G01R31/28
CPC分类号： G01R31/31937 , G01R31/31708 , G01R31/31726
摘要：　本発明は、動作周波数の低い測定開始信号および基準信号で高精度に測定時間を推定することを目的とする。測定部１１は、駆動クロック信号ＣＫの立ち上がりごとに現象Ｘ０を測定し、ディジタル値に変換した測定結果信号ＭＳを得る。測定部１１が動作したタイミングを同定するタイミング同定部１２は、測定動作開始時に信号が入力される動作開始信号ＳＴおよび駆動クロック信号ＣＫよりも低速で一定周期ごとに信号が立ち上がる基準信号ＢＳを用いて生起時間が特定可能な同定信号Ａを出力する。信号合成部１３は、駆動クロック信号ＣＫに同期して同定信号Ａと測定結果信号ＭＳとを合成し、合成信号ＣＳをデータバス１４を介して記憶部１５に転送する。記憶部１５に記憶された合成信号ＣＳにおいて、同定信号Ａに基づいて測定結果信号ＭＳの測定タイミングが同定される（図１参照）。
摘要翻译：旨在用低动作频率和参考信号的测量开始信号高精度地估计测量时间。测量单元（11）测量驱动时钟信号（CK）的每次上升时的现象（X0），从而获取被转换成数字值的测量结果信号（MS）。用于识别测量单元（11）作用的定时的定时识别单元（12）使用在测量动作开始时间输入信号的动作开始信号（ST）和参考信号（BS ），其以比驱动时钟信号（CK）低的速度以每个恒定周期上升，从而输出可指定发生时间的识别信号（A）。信号合成单元（13）与驱动时钟信号（CK）同步地合成识别信号（A）和测量结果信号（MS），并经由数据总线（14）将合成信号（CS）传送到存储单元（15）。在存储在存储单元（15）中的合成信号（CS）中，基于识别信号（A）（参照图1）来识别测量结果信号（MS）的测量定时。

8. 发明申请

WO2008069029A1 半導体集積回路、半導体集積回路制御装置、負荷分散方法、負荷分散プログラムおよび電子装置审中-公开
标题翻译：半导体集成电路，半导体集成电路控制装置，负载分配方法，负载分配程序和电子装置
公开(公告)号：WO2008069029A1
公开(公告)日：2008-06-12
申请号：PCT/JP2007/072694
申请日：2007-11-22
申请人：日本電気株式会社 , 井上浩明 , 高木将通 , 水野正之
发明人：井上浩明 , 高木将通 , 水野正之
IPC分类号： G06F9/50
CPC分类号： G06F9/5088 , G06F9/5094 , G06F2209/5022 , Y02D10/22
摘要：　複数のＣＰＵを有する半導体集積回路において、従来よりも細かい精度で、それぞれのＣＰＵへのダメージを分散化させる。　ダメージ制御手段１００は、全ＣＰＵあるいは部分的なＣＰＵのダメージ率に基づいて、ダメージ率の平準化を行うＣＰＵ構成を判断する機能を有する切替判断手段１１０と、全ＣＰＵの入出力信号の切替を行う機能を有する切替手段１２０とを備え、切替判断手段１１０は、常時又はある程度の時間間隔で、温度や、電圧、消費電流量、動作率、ＣＰＵ内部資源のアクセス回数といった尺度から計算された指標であるダメージ率を観測し、各ＣＰＵのダメージ率を平準化するための計算手法を用いて、変更すべきＣＰＵの構成を切替手段１２０へ通知し、切替手段１２０は、全ＣＰＵの入出力信号及びシステムバス６０に接続し、切替判断手段１２０からの通知に基づいて、切替えるべきＣＰＵの入出力信号の切替を行う。
摘要翻译：在具有多个CPU的半导体集成电路中，可以以比现有技术更高的精度来分散对各CPU的损害。损伤控制装置（100）包括：切换判断装置（110），其具有根据所述一个或多个CPU的损伤比来判断进行损伤率平滑化的CPU结构的功能; 以及具有执行所有CPU的I / O信号的切换的功能的切换装置（120）。切换判定单元（110）将损伤率作为从温度，电压，电流消耗量，操作比，对CPU中的资源的访问次数等值计算出的指标，并且报告CPU配置通过使用用于平滑每个CPU的损伤比的计算方法来改变到切换装置（120）。切换装置（120）连接到所有CPU的I / O信号和系统总线（60），并根据来自切换判断装置（120）的报告切换要切换的CPU的I / O信号）。

9. 发明申请

WO2008056551A1 クロック信号分周回路审中-公开
标题翻译：时钟信号分频电路
公开(公告)号：WO2008056551A1
公开(公告)日：2008-05-15
申请号：PCT/JP2007/070949
申请日：2007-10-26
申请人：日本電気株式会社 , 柴山充文 , 野瀬浩一 , 水野正之
发明人：柴山充文 , 野瀬浩一 , 水野正之
IPC分类号： H03K23/64 , G06F1/10 , H03K21/00 , H03L7/081 , H03L7/197
CPC分类号： G06F1/10 , H03K23/507 , H03L7/0814 , H03L7/16
摘要：　分周クロック信号のサイクル時間が一定で、消費電力やレイアウト面積が小さく、設計・検証コストが小さい有理数分周回路を提供する。　分周比がＮ／Ｍ（Ｍ、Ｎは正の整数、かつＭ＞Ｎ）で規定されるクロック信号分周回路において、入力クロック信号ＣＫＩに制御値に基づく所定の遅延量を与えて出力クロック信号ＣＫＯとして出力する可変遅延回路２００と、入力クロック信号ＣＫＩのサイクル毎に、ＭからＮを引いた値を累積的に加算し、加算結果がＮ以上となった場合には、加算結果からＮを引く演算を行って演算結果Ｋを得て、入力クロック信号ＣＫＩの１サイクルに相当する可変遅延回路２００における最大遅延量に対して該最大遅延量のＫ／Ｎの遅延量に対応する制御値を求めて可変遅延回路２００に与える可変遅延制御回路１００と、を備える。
摘要翻译：一种有理数分频电路，其中分频时钟信号的周期时间是恒定的，其中功耗，布局面积和设计/测试成本较小。其分频比由N / M（其中M和N是正整数，M> N）指定的时钟信号分频器电路包括赋予预定延迟量的可变延迟电路（200），其为基于控制值与输入时钟信号（CKI）输出输出时钟信号（CKO）; 以及可变延迟控制电路（100），其累积地添加通过从输入时钟信号（CKI）的每个周期从M中减去N而获得的值，如果该加法的结果等于或大于N，则从获得计算结果（K）的结果，其获得对应于对应于输入时钟的一个周期的可变延迟电路（200）的最大延迟量的等于K / N的延迟量的控制值信号（CKI），并将获得的控制值提供给可变延迟电路（200）。

10. 发明申请

WO2008044423A1 情報処理装置及びその故障隠蔽方法审中-公开
标题翻译：信息处理器及其故障覆盖方法
公开(公告)号：WO2008044423A1
公开(公告)日：2008-04-17
申请号：PCT/JP2007/067829
申请日：2007-09-13
申请人：日本電気株式会社 , 井上浩明 , 高木将通 , 水野正之
发明人：井上浩明 , 高木将通 , 水野正之
IPC分类号： G06F11/20
CPC分类号： G06F11/2043 , G06F11/2023 , G06F11/2025 , G06F11/203 , G06F11/2033 , G06F11/2035
摘要：　ＯＳ及び実行環境が動作する複数の演算装置と、複数の演算装置で共有される共有周辺装置とを有する情報処理装置に、演算装置で発生した故障を隠蔽する故障隠蔽装置を備える。故障隠蔽装置は、故障が発生した演算装置に代わって該演算装置で動作していたＯＳ及び実行環境で動作する代替演算装置を決定し、故障が発生した演算装置で動作していたＯＳ及び実行環境を代替演算装置による動作へ切り替えると共に、故障が発生した演算装置で使用している共有資源を代替演算装置で使用可能に切り替える。
摘要翻译：在具有运算单元的信息处理器中提供了用于掩盖算术单元中出现的故障的故障覆盖装置，该运算单元在OS和执行环境中操作，以及由运算单元共享的共享外围设备。故障覆盖装置确定可以在OS上运行的替代算术单元，并且在执行环境中，代表失败的算术单元操作的故障算术单元在其上运行，并且在OS上执行环境和执行环境失败的算术单元对替代算术单元的操作进行操作，并且还改变由发生故障的算术单元使用的共享资源，以便可供替代运算单元使用。

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