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81. 发明申请

WO2008095283A1 SIMPLIFIED BIAS CIRCUITRY FOR DIFFERENTIAL BUFFER STAGE WITH SYMMETRIC LOADS 审中-公开
标题翻译：用于具有对称负载的差分缓冲器级的简化偏置电路
公开(公告)号：WO2008095283A1
公开(公告)日：2008-08-14
申请号：PCT/CA2008/000192
申请日：2008-01-30
申请人： MOSAID TECHNOLOGIES INCORPORATED
发明人： MAI, Tony
IPC分类号： H03K5/13 , H03L7/085 , H03L7/089
CPC分类号： H03K5/13 , H03K2005/00019 , H03L7/0812 , H03L7/0891 , H03L7/093
摘要： A biasing circuit for biasing differential delay elements is provided. The circuit is a feedback-free circuit consisting of a CMOS output stage having a P-type transistor and an N-type transistor, with a diode connected transistor between the P- type transistor and the N-type transistor, the output stage receiving the control voltage as input, and producing the V nbιas between the P-type transistor and the diode connected transistor. The circuit is simpler than conventional biasing circuits that employ feedback and operational amplifiers.
摘要翻译：提供了用于偏置差分延迟元件的偏置电路。该电路是由具有P型晶体管和N型晶体管的CMOS输出级组成的无反馈电路，在P型晶体管和N型晶体管之间具有二极管连接的晶体管，输出级接收控制电压作为输入，并且在P型晶体管和二极管连接的晶体管之间产生V SUB。该电路比采用反馈和运算放大器的常规偏置电路简单。

82. 发明申请

WO2008064464A1 CIRCUIT FOR CLAMPING CURRENT IN A CHARGE PUMP 审中-公开
标题翻译：用于在充电泵中钳位电流的电路
公开(公告)号：WO2008064464A1
公开(公告)日：2008-06-05
申请号：PCT/CA2007/002113
申请日：2007-11-26
申请人： MOSAID Technologies Incorporated
发明人： VLASENKO, Peter , MAI, Huy, Tuong
IPC分类号： H02M3/07 , H03K5/13 , H03L7/099
CPC分类号： H02M3/07 , G05F1/625 , G05F3/02 , H02M1/34 , H02M3/073 , H03K5/086 , H03L7/0895
摘要： A circuit for clamping current in a charge pump is disclosed. The charge pump includes switching circuitry having a number of switching circuitry transistors. Each of first and second pairs of transistors in the circuit can provide an additional path for current from its associated one of the switching circuitry transistors during off-switching of that transistor so that a spike in current from the switching circuitry transistor is only partially transmitted through a path extending between the switching circuitry transistor and a capacitor of the charge pump.
摘要翻译：公开了一种用于钳位电荷泵中的电流的电路。电荷泵包括具有多个开关电路晶体管的开关电路。电路中的第一和第二对晶体管中的每一个可以在该晶体管截止期间从其相关联的一个开关电路晶体管提供电流的附加路径，使得来自开关电路晶体管的电流尖峰仅部分地透过在开关电路晶体管和电荷泵的电容器之间延伸的路径。

83. 发明申请

WO2007075312A3 PHASE INTERPOLATOR 审中-公开
标题翻译：相位插补器
公开(公告)号：WO2007075312A3
公开(公告)日：2008-04-03
申请号：PCT/US2006047110
申请日：2006-12-08
申请人： INTEL CORP , FAN YONGPING , YOUNG IAN A
发明人： FAN YONGPING , YOUNG IAN A
IPC分类号： H03H11/16 , H03K5/13 , H04L7/033
CPC分类号： H03H11/16 , H04L7/0338
摘要： A phase interpolator includes a first circuit to generate a first signal (PHINO) having a first phase delay and a second signal (PHINl) having a second phase delay and a phase mixer (105). The phase mixer (105) is coupled to receive the first and second signals from the first circuit. The phase mixer (105) includes multiple current drivers (510) each including a current driver input coupled to selectively delay one of the first or second signals and a current driver output coupled to output a phase delayed signal. The current driver outputs (01) of the current drivers (510) are coupled together to combine the phase delayed signals from the current drivers to generate an output phase delayed signal having a phase interpolated from the first (PHINO) and second signals. (phinl)
摘要翻译：相位内插器包括产生具有第一相位延迟的第一信号（PHINO）和具有第二相位延迟的第二信号（PHIN1）和相位混频器（105）的第一电路。相位混合器（105）被耦合以从第一电路接收第一和第二信号。相位混合器（105）包括多个电流驱动器（510），每个电流驱动器包括耦合以选择性地延迟第一或第二信号中的一个的电流驱动器输入和耦合以输出相位延迟信号的电流驱动器输出。当前驱动器（510）的当前驱动器输出（01）被耦合在一起以组合来自当前驱动器的相位延迟信号，以产生具有从第一（PHINO）和第二信号内插的相位的输出相位延迟信号。（phinl）

84. 发明申请

WO2007088211A1 DEVICES COMPRISING DELAY LINE FOR APPLYING VARIABLE DELAY TO CLOCK SIGNAL 审中-公开
标题翻译：包含延迟线的装置，用于将可变延迟应用于时钟信号
公开(公告)号：WO2007088211A1
公开(公告)日：2007-08-09
申请号：PCT/EP2007/051052
申请日：2007-02-02
申请人： INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM VZW , BADAROGLU, Mustafa
发明人： BADAROGLU, Mustafa
IPC分类号： H03K5/13 , H03H11/26
CPC分类号： H03K5/131 , H03K5/133 , H03K7/04 , H04B1/7183
摘要： The invention relates to a device comprising at least one delay line for applying a variable delay to a clock signal and a controller for controlling the variable delay of the delay line. Each delay line comprises a plurality of concatenated delay banks which provide different delay values with respect to each other, a bypass parallel over each of said delay banks, and switching elements associated with each of said delay banks for selecting either the respective delay bank or the respective bypass. Each of said delay banks is provided with a delay bank status indicator for indicating propagation of the clock signal through the delay bank towards the controller. The controller is provided for taking the indicated propagation of the clock signal into account upon setting said switching elements. The device of the invention is amongst others suited for use in Ultra Wide Band (UWB) receiving or transmitting devices, in particular those devices, designed for low power consumption, by enabling power on and off switching of parts of said device like analog to digital converters and integrators, during timing windows.
摘要翻译：本发明涉及一种装置，包括至少一个用于向时钟信号施加可变延迟的延迟线和控制器，用于控制延迟线的可变延迟。每个延迟线包括多个级联延迟组，它们相对于彼此提供不同的延迟值，在每个所述延迟组上并联的旁路，以及与每个所述延迟组相关联的开关元件，用于选择相应的延迟组或各自的旁路。所述延迟组中的每一个被提供有延迟组状态指示符，用于指示时钟信号通过延迟组向控制器的传播。设置控制器用于在设置所述开关元件时考虑所指示的时钟信号的传播。本发明的装置尤其适合用于超宽带（UWB）接收或发射设备，特别是那些设计用于低功耗的设备，通过启用和断开所述设备的部件的类似模数转换转换器和积分器。

85. 发明申请

WO2007069138A2 ELECTRIC CIRCUIT FOR AND METHOD OF GENERATING A CLOCK SIGNAL 审中-公开
标题翻译：用于产生时钟信号的电路和方法
公开(公告)号：WO2007069138A2
公开(公告)日：2007-06-21
申请号：PCT/IB2006/054626
申请日：2006-12-06
申请人： NXP B.V. , SPINDLER, Robert , BRANDL, Roland , BERGLER, Ewald
发明人： SPINDLER, Robert , BRANDL, Roland , BERGLER, Ewald
IPC分类号： H03K5/13 , H03L7/081 , H04L7/033
CPC分类号： H04L7/0338
摘要： An electric circuit (30) for generating a clock-sampling signal (CLK) for a sampling device (31) comprises a clock generator (1, 40, 50, 60) for generating a plurality of clock signals (21 - 24, 51 - 54, 61 - 64), a correlation device (L) for correlating a characteristic signal section (LE) of a digital signal (DS) with the plurality of clock signals (21, 22, 23, 24, 51 - 56, 61 - 64), and a selecting device (MX) for selecting one of the clock signals (21, 22, 23, 24, 51 - 55, 61 - 64) as the clock-sampling signal (CLK) for the sampling device (31) on the basis of the correlation by the correlation device (L). The clock signals (21 - 24, 51 - 54, 61 - 64) have the same cycle duration (T) and are phase-shifted with respect to each other. The sampling device (31) subsequently samples the digital signal (DS) with the clock-sampling signal (CLK).
摘要翻译：一种用于产生采样装置（31）的时钟采样信号（CLK）的电路（30）包括用于产生多个时钟信号（21-24,51- 用于将数字信号（DS）的特征信号部分（LE）与多个时钟信号（21,22,23,24,51-56,61-6）相关联的相关装置（L） 64），以及用于选择时钟信号（21,22,23,24,51-55,61-64）中的一个作为采样装置（31）的时钟采样信号（CLK）的选择装置（MX）基于相关装置（L）的相关性。时钟信号（21-24,51-54,61-64）具有相同的周期持续时间（T）并相对于彼此相移。采样装置（31）随后用时钟采样信号（CLK）采样数字信号（DS）。

86. 发明申请

WO2006074870A1 STEUEREINHEIT 审中-公开
标题翻译：控制单元
公开(公告)号：WO2006074870A1
公开(公告)日：2006-07-20
申请号：PCT/EP2006/000038
申请日：2006-01-04
申请人： INFINEON TECHNOLOGIES AG , WALLNER, Paul , GREGORIUS, Peter , SCHLEDZ, Ralf
发明人： WALLNER, Paul , GREGORIUS, Peter , SCHLEDZ, Ralf
IPC分类号： H03H17/08 , H03M9/00 , H03K5/13 , H03K5/135 , H03K5/153
CPC分类号： H03M9/00
摘要： Die Erfindung betrifft eine Steuereinheit zur Erzeugung von mit einem ihr eingegebenen kontinuierlichen Taktsignal (clk_hr_i) synchronen Steuersignalen (evload_o, odload_o, st_chgclk_o, clk_o, clk_or_fiford_i) für eine synchron mit dem Taktsignal (clk_hr_i) zu steuernde Einrichtung (1), wobei die Steuereinheit (SE) aufweist: Registermittel zur Registrierung wenigstens eines mehrere Bitstellen umfassenden, Einstellsignals (st_load_i, st_fiford__i), Zählmittel zur Zählung von Flanken des Tanksignals (clk_hr_i) in Abhängigkeit von einem oder mehreren in den Registermitteln jeweils registrierten Einstellsignalen, und Synchronisations- und Ausgabemittel zur Synchronisation eines von den Zählmitteln gezählten Werts mit dem Taktsignal (clk_hr_i) und dem registrierten Einstellsignal und Ausgabe von wenigstens einem der Steuersignale, wobei die Registermittel, die Zählmittel und die Synchronisations- und Ausgabemittel so gestaltet und miteinander verbunden sind, dass das oder die ausgegebene (n) Steuersignal (e) in Abhängigkeit vom jeweils registrierten Einstellsignal eine von mehreren zeitlichen Positionen- mit einer jeweiligen Phasendifferenz eines ganzzahligen Vielfacheneines halben Taktzyklus synchron zur Vorder- oder Rückflanke des Taktsignals einnimmt (einnehmen) . Die Steuereinheit ist insbesondere zur Steuerung des synchronen Parallel-Serien-wandlers zur Wandlung eines parallelen k Bitstellen umfassenden Eingangssignals in eine serielle Ausgangssignalfolgesynchron zum Taktsignal (clk_hr_i) anwendbar, der in einer Sendeschaltung in der Interfaceschaltung eines sehr schnellen DDR-DRAM-Halbleiterspeicherbausteins der kommenden Speichergeneration (z.B. DDR4) vorgesehen ist.
摘要翻译：本发明涉及一种控制单元，用于生成向其中连续时钟信号（clk_hr_i）同步控制信号（evload_o，odload_o，st_chgclk_o，clk_o，clk_or_fiford_i），用于与所述时钟信号（clk_hr_i）一个同步地输入要被控制（1），其中，所述控制单元（ SE）包括：用于登记至少一个或多个比特位置综合调整信号（st_load_i，st_fiford__i）寄存器装置，计数装置，用于响应于一个或多个分别在寄存器登记装置设置信号计数罐信号（clk_hr_i）的边缘，以及同步和输出装置，用于同步一个由计数器计数装置与所述时钟信号（clk_hr_i）和注册的设定信号并输出该控制信号时，寄存器装置，所述计数装置中的至少一个和所述同步和输出装置这样设计值并连接在一起，所述或ausgege BENE（一个或多个）控制信号（e）同步地取入响应于记录在每个情况下，多个时间Positionen-的一半与时钟周期的整数倍的时钟信号（取）的前缘或后缘的相应的相位差的设定信号。所述控制单元是特别适用于同步并行到串行转换器的控制，用于将包括所述输入信号并行k位转换成串行输出信号序列同步，在下一代存储器的一个非常快的DDR DRAM半导体存储器设备的接口电路中的传输电路提供的时钟信号（clk_hr_i）（例如DDR4）被提供。

87. 发明申请

WO2006067393A2 PROGRAMMABLE DIGITAL DELAY 审中-公开
标题翻译：可编程数字延迟
公开(公告)号：WO2006067393A2
公开(公告)日：2006-06-29
申请号：PCT/GB2005/004877
申请日：2005-12-16
申请人： STMICROELECTRONICS (RESEARCH & DEVELOPMENT) LIMITED , WARREN, Robert, Geoffrey
发明人： WARREN, Robert, Geoffrey
IPC分类号： H03K5/13
CPC分类号： H03K5/131 , H03K5/133 , H03K2005/00058 , H03K2005/00156
摘要： A method of delaying successive first and second input signals by first and second different selectable time periods using a programmable delay line comprising a sequence of delay elements, each introducing a delay, the method comprising the steps of: providing a control signal to each delay element, the control signal selectively being in a first logic state or a second logic state wherein in a first logic state the delay element selects an input from an adjacent delay element thereby to select the delay elements as part of a set of delay elements introducing said selectable time period and in a second logic state the delay element is not selected in the set; setting the control signals for a first number of adjacent delay elements to the first logic state to introduce the first selectable time period wherein the control signals for the delay elements in the sequence not in the first number are set to the second logic state; and setting the control signals of a second number of adjacent delay elements to the first logic state to introduce a second selectable time period, wherein the control signals for the delay elements in the sequence not in the second number are set to the second logic state; whereby the reconfiguration time between the first and second input signals is less than the maximum delay introduced by the sequence of delay elements.
摘要翻译：一种使用包括延迟元件序列的可编程延迟线，通过第一和第二不同的可选择时间周期延迟连续的第一和第二输入信号的方法，每个引入延迟，所述方法包括以下步骤：向每个延迟元件提供控制信号控制信号选择性地处于第一逻辑状态或第二逻辑状态，其中在第一逻辑状态下，延迟元件选择来自相邻延迟元件的输入，从而选择延迟元件作为一组延迟元件的一部分，该延迟元件引入所述可选择的在第二逻辑状态下，在该集合中未选择延迟元件; 将第一数量的相邻延迟元件的控制信号设置为第一逻辑状态以引入第一可选择时间段，其中不在第一数目的序列中的延迟元件的控制信号被设置为第二逻辑状态; 以及将第二数量的相邻延迟元件的控制信号设置到第一逻辑状态以引入第二可选择时间段，其中用于不在第二数目的序列中的延迟元件的控制信号被设置为第二逻辑状态; 由此第一和第二输入信号之间的重配置时间小于由延迟元件序列引入的最大延迟。

88. 发明申请

WO2005116878A3 APPARATUS AND METHODS FOR ADJUSTING PERFORMANCE OF INTEGRATED CIRCUITS 审中-公开
标题翻译：调整集成电路性能的装置和方法
公开(公告)号：WO2005116878A3
公开(公告)日：2006-04-27
申请号：PCT/US2005017265
申请日：2005-05-18
申请人： ALTERA CORP , LEWIS DAVID , BETZ VAUGHN , RAHIM IRFAN , MCELHENY PETER , LIU YOW-JUANG W , PEDERSEN BRUCE
发明人： LEWIS DAVID , BETZ VAUGHN , RAHIM IRFAN , MCELHENY PETER , LIU YOW-JUANG W , PEDERSEN BRUCE
IPC分类号： G06F17/50 , H03K5/00 , H03K5/13 , H03K19/00 , H03K19/003
CPC分类号： G06F17/5054 , H03K5/133 , H03K19/00369 , H03K2005/00058 , H03K2005/00156 , H03K2217/0018
摘要： A programmable logic device (PLD) includes a delay circuit and a body-bias generator. The delay circuit has a delay configured to represent a delay of user circuit implement in the PLD. The body-bias generator is configured to adjust the body bias of a transistor within the user circuit. The body-bias generator adjusts the body bias of the transistor in response to a level derived from the signal propagation delay of the delay circuit.
摘要翻译：可编程逻辑器件（PLD）包括延迟电路和体偏置发生器。延迟电路具有被配置为表示PLD中的用户电路实现的延迟的延迟。体偏置发生器被配置为调整用户电路内的晶体管的体偏置。体偏置发生器响应于从延迟电路的信号传播延迟导出的电平来调节晶体管的体偏置。

89. 发明申请

WO2005117259A1 スキュー補正装置审中-公开
标题翻译： SKEW校正装置
公开(公告)号：WO2005117259A1
公开(公告)日：2005-12-08
申请号：PCT/JP2004/018255
申请日：2004-12-08
申请人：松下電器産業株式会社 , 武田憲明 , 岩田徹
发明人：武田憲明 , 岩田徹
IPC分类号： H03K5/13
CPC分类号： G06F1/10 , H03K5/133 , H03K5/135 , H03K5/15093 , H03K2005/00039 , H03K2005/00065 , H03L7/0812 , H03L7/0891 , H03L7/10 , H04L7/0008 , H04L7/0012 , H04L7/0037 , H04L7/033
摘要：　スキュー補正装置は、クロック信号ＣＬＫを可変の遅延量ＤＴだけ遅延させた遅延クロック信号ＤＣＬＫを生成するための可変ディレイライン２００と、遅延クロック信号ＤＣＬＫの位相をデータ信号ＤＡＴの立ち上がりの遷移と比較するための位相比較器１０と、可変ディレイライン２００の遅延量ＤＴを制御する電圧Ｖｃｎｔｌを保持する電圧保持手段６と、位相比較器１０の比較結果に応じて電圧保持手段６の充放電を行なう充放電手段３０と、初期設定において電圧保持手段６の電圧Ｖｃｎｔｌを設定する充電手段４０と、充電手段４０を制御するための制御回路５００とから構成されている。
摘要翻译：一种偏斜校正装置，包括用于将时钟信号（CLK）延迟可变延迟量（DT）的可变延迟线（200）以产生延迟的时钟信号（DCLK）; 相位比较器（10），用于将延迟时钟信号（DCLK）的相位与数据信号（DAT）的上升转变进行比较; 用于保持用于控制可变延迟线（200）的延迟量（DT）的电压（Vcnt1）的电压保持装置（6）。充电/放电装置（30），用于根据相位比较器（10）的比较结果对电压保持装置（6）充电/放电; 用于将电压保持装置（6）的电压（Vcnt1）设定为初始设定的充电装置（40）以及用于控制充电装置（40）的控制电路（500）。

90. 发明申请

WO2005041251A3 DIGITALLY CONTROLLED DELAY CELLS 审中-公开
标题翻译：数字控制延迟细胞
公开(公告)号：WO2005041251A3
公开(公告)日：2005-07-28
申请号：PCT/US2004016041
申请日：2004-05-13
申请人： LATTICE SEMICONDUCTOR CORP
发明人： ZHANG FULONG , ANDREWS WILLIAM , JOHNSON PHILLIP , SCHOLZ HAL , CHEN ZHENG , SCHADT JOHN
IPC分类号： G06F7/38 , H01L20060101 , H03K5/00 , H03K5/13 , H03L7/081
CPC分类号： H03L7/0814 , H03K5/133 , H03K2005/00058 , H03L7/0805
摘要： Systems and methods are disclosed herein to implement signal delay in integrated circuits. For example, in accordance with an embodiment of the present invention, a master delay circuit may digitally control one or more slave delay cells to support various applications of a programmable logic device.
摘要翻译：本文公开了用于实现集成电路中的信号延迟的系统和方法。例如，根据本发明的实施例，主延迟电路可以数字地控制一个或多个从延迟单元以支持可编程逻辑器件的各种应用。

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