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81. 发明申请

WO2015092780A1 COBALT BASED INTERCONNECTS AND METHODS OF FABRICATION THEREOF 审中-公开
标题翻译：基于COBALT的互连及其制造方法
公开(公告)号：WO2015092780A1
公开(公告)日：2015-06-25
申请号：PCT/IB2015/000198
申请日：2015-02-21
申请人： INTEL CORPORATION
发明人： JEZEWSKI, Christopher, J. , INDUKURI, Tejaswi, K. , CHEBIAM, Ramanan, V. , CARVER, Colin, T.
IPC分类号： H01L21/3205 , H01L21/28
CPC分类号： H01L23/53209 , H01L21/76831 , H01L21/76843 , H01L21/76846 , H01L21/76847 , H01L21/76879 , H01L21/76882 , H01L21/76883 , H01L23/5226 , H01L23/53261 , H01L23/53266 , H01L23/53295 , H01L29/4966 , H01L29/7848 , H01L2924/0002 , H01L2924/00
摘要： An embodiment includes a metal interconnect structure, comprising: a dielectric layer disposed on a substrate; an opening in the dielectric layer, wherein the opening has sidewalls and exposes a conductive region of at least one of the substrate and an interconnect line; an adhesive layer, comprising manganese, disposed over the conductive region and on the sidewalls; and a fill material, comprising cobalt, within the opening and on a surface of the adhesion layer. Other embodiments are described herein.
摘要翻译：实施例包括金属互连结构，包括：设置在基板上的电介质层; 在所述介电层中的开口，其中所述开口具有侧壁并暴露所述衬底和互连线中的至少一个的导电区域; 包含锰的粘合剂层，设置在导电区域和侧壁上; 以及在所述开口内和所述粘附层的表面上的包含钴的填充材料。本文描述了其它实施例。

82. 发明申请

WO2015063840A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2015063840A1
公开(公告)日：2015-05-07
申请号：PCT/JP2013/079159
申请日：2013-10-28
申请人：ユニサンティスエレクトロニクスシンガポールプライベートリミテッド , 舛岡富士雄 , 中村広記 , 原田望 , リ, イ-ソ , ツェン, ツィシャン , チャン,ウィンウェイ , ウィン,ケイティ , ワン, キンペン
发明人：舛岡　富士雄 , 中村　広記 , 原田　望 , リ，　イ－ソ , ツェン，　ツィシャン , チャン，ウィン　ウェイ , ウィン，ケイ　ティ , ワン，　キンペン
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L21/28088 , H01L29/4966
摘要：　有機ガスを用いた原子層堆積を用いて、シリコンのミッドギャップである４．６ｅＶ近傍の実効仕事関数を有する半導体装置を提供することを課題とする。半導体装置は、シリコン基板（１０１）上に形成されたゲート酸化膜（１０２）と、ゲート酸化膜（１０２）上に形成されたゲート電極と、を備える。ゲート電極は、炭素を含有する窒化チタン膜（１０３）を含む。シリコン基板（１０１）、ゲート酸化膜（１０２）、及び炭素を含有する窒化チタン膜（１０３）を含むゲート電極を有する半導体装置は、シリコン基板（１０１）、ゲート酸化膜（１０２）、及び炭素を含有する窒化チタン膜（１０３）が、水素を含む雰囲気中にて３５０℃以上で熱処理されたことにより、上記課題を解決する。
摘要翻译：本发明解决了使用有机气体使用原子层沉积来提供半导体器件的问题，所述半导体器件具有接近4.6eV的有效功函数，硅的中间隙。该半导体器件设置有形成在硅衬底（101）的顶部上的栅极氧化膜（102）和形成在所述栅极氧化膜（102）的顶部上的栅电极。栅电极含有含碳氮化钛膜（103）。具有硅衬底（101），栅极氧化膜（102）和含有碳的氮化钛膜（103）的栅电极的半导体器件解决了上述问题，这是因为硅衬底 101），栅极氧化膜（102）和含碳氮化钛膜（103）在含氢气氛中在至少350℃的温度下进行热处理。

83. 发明申请

WO2015054926A1 一种MOSFET结构及其制造方法审中-公开
公开(公告)号：WO2015054926A1
公开(公告)日：2015-04-23
申请号：PCT/CN2013/085621
申请日：2013-10-22
申请人：中国科学院微电子研究所
发明人：尹海洲 , 刘云飞
IPC分类号： H01L29/78 , H01L21/265 , H01L21/336
CPC分类号： H01L29/66545 , H01L21/26506 , H01L21/26586 , H01L29/1045 , H01L29/4966 , H01L29/66659 , H01L29/7835
摘要：本发明提供了一种MOSFET制造方法，包括：a.提供衬底（100）、源漏区（200）、伪栅叠层（150）、层间介质层（300）和侧墙（160）；b.去除伪栅叠层（150）形成伪栅空位；c.对所述半导体结构进行倾斜的离子注入，形成载流子散射区（400），所述载流子散射区（400）位于漏端一侧的半导体结构表面下方；d.在所述伪栅空位中淀积栅极叠层（500）。根据本发明提供的一种减小热载流子跃迁几率的方法，在靠近漏端一侧的沟道材料中注入散射杂质，即非电离杂质，增大热载流子在夹断区被散射的概率，使得载流子在夹断区运动时受到的阻力增大，降低热载流子的能量，从而减小热载流子进入栅极介质层的数目和几率。

84. 发明申请

WO2015018130A1 一种MOSFET结构及其制造方法审中-公开
公开(公告)号：WO2015018130A1
公开(公告)日：2015-02-12
申请号：PCT/CN2013/085556
申请日：2013-10-21
申请人：中国科学院微电子研究所
发明人：尹海洲 , 张珂珂
IPC分类号： H01L29/78 , H01L29/06 , H01L29/10 , H01L29/08 , H01L21/336
CPC分类号： H01L29/1083 , H01L21/26586 , H01L29/4966 , H01L29/66537 , H01L29/66545 , H01L29/66583 , H01L29/7833
摘要：提供一种MOSFET制造方法，包括：a．提供衬底（100）；b．在衬底（100）上形成伪栅堆叠及其侧墙（104）、源/漏区和层间介质层（105）；c．去除伪栅堆叠以形成伪栅空位；d．在伪栅空位下方的衬底（100）中形成第一掺杂阱（200）；e．在靠近漏区的伪栅空位下方的衬底中形成第二掺杂阱（300）；f．对器件进行退火，以激活掺杂；g．在开口中沉积栅极介质层（201）、功函数调节层（202）和栅极金属层（203）。该方法制造的MOSFET能够有效地抑制短沟道效应的不良影响，提高器件性能。

85. 发明申请

WO2014178424A1 エッチング方法、これに用いるエッチング液およびエッチング液のキット、ならびに半導体基板製品の製造方法审中-公开
标题翻译：蚀刻方法，其中使用的蚀刻溶液，蚀刻溶液工具包以及制造半导体衬底产品的方法
公开(公告)号：WO2014178424A1
公开(公告)日：2014-11-06
申请号：PCT/JP2014/062069
申请日：2014-05-01
申请人：富士フイルム株式会社
发明人：上村　哲也 , 小山　朗子 , 高橋　智美 , 水谷　篤史 , 杉島　泰雄
IPC分类号： H01L21/306 , H01L21/28 , H01L21/308
CPC分类号： H01L21/30604 , C23F1/38 , C23F1/40 , C23F1/44 , H01L21/02068 , H01L21/28518 , H01L21/32134 , H01L21/324 , H01L21/823842 , H01L29/16 , H01L29/4966 , H01L29/665 , H01L29/7833
摘要：　ゲルマニウム（Ｇｅ）を含む第一層と、ニッケルプラチナ（ＮｉＰｔ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、およびコバルト（Ｃｏ）から選ばれる少なくとも１種の特定金属元素を含む第二層とを有する半導体基板について、第二層を選択的に除去するエッチング方法であって、アルカリ化合物を含むエッチング液を第二層に接触させて第二層を除去する半導体基板のエッチング方法。
摘要翻译：本发明是一种蚀刻方法，对于具有包括锗（Ge）的第一层的半导体衬底和包括选自镍铂（NiPt），钛（Ti）的至少一种特定金属元素的第二层的半导体衬底），镍（Ni）和钴（Co），选择性地除去第二层，所述蚀刻方法通过使包含有机碱性化合物的蚀刻溶液与第二层接触来去除第二层。

86. 发明申请

WO2014169887A1 HOCHFREQUENZLEITER MIT VERBESSERTER LEITFÄHIGKEIT 审中-公开
标题翻译：具有提高的传导高频印制电路
公开(公告)号：WO2014169887A1
公开(公告)日：2014-10-23
申请号：PCT/DE2014/000149
申请日：2014-03-20
申请人： FORSCHUNGSZENTRUM JÜLICH GMBH
发明人： MIKULICS, Martin , HARDTDEGEN, Hilde , GRÜTZMACHER, Detlev
IPC分类号： H01L21/285 , H01L29/423 , H01L31/0224 , H01L31/108 , H01L23/528 , H01L29/778 , H01L29/20
CPC分类号： H01L29/45 , H01L21/283 , H01L21/28587 , H01L21/3213 , H01L29/2003 , H01L29/404 , H01L29/42316 , H01L29/42372 , H01L29/42376 , H01L29/475 , H01L29/4966 , H01L29/66856 , H01L29/765 , H01L29/7786 , H01L29/7787 , H01L29/812 , H01L31/0224 , H01L31/022408
摘要： Die Erfindung betrifft einen Hochfrequenzleiter mit verbesserter Leitfähigkeit. Dieser umfasst mindestens ein elektrisch leitfähiges Basismaterial. Erfindungsgemäß ist das Verhältnis der von einem Strom durchsetzbaren äußeren und inneren Oberflächen des Basismaterials zum Gesamtvolumen des Basismaterials durch a) Aufteilung des Basismaterials senkrecht zur Stromrichtung in mindestens zwei Segmente, die durch ein elektrisch leitfähiges Zwischenstück beabstandet sowie elektrisch und mechanisch miteinander verbunden sind, und/oder b) topographische Strukturen in oder auf der Oberfläche des Basismaterials, und/oder c) eine innere Porosität mindestens eines Teils des Basismaterials gegenüber einer Formgebung des Basismaterials, bei der das jeweilige Merkmal fortgelassen wurde, erhöht. Es wurde erkannt, dass durch diese die Formgebung betreffenden Maßnahmen die gleiche Menge an Basismaterial räumlich so angeordnet werden kann, dass ein größerer Anteil des Basismaterials sich in einem Abstand von höchstens der Skintiefe von einer äußeren oder inneren Oberfläche befindet und somit am Stromtransport teilnimmt. Damit bleibt ein geringerer Anteil auf Grund des Skin-Effekts ungenutzt.
摘要翻译：本发明涉及一种具有提高的导电性的高频电路。这至少包括导电性基材。根据本发明可实施的由基体材料的电流外表面和内表面到基体材料的由总体积之比）中的碱的分割材料垂直于由导电性中间片间隔开，并且电和机械地相互连接的至少两个节段的电流方向，和/ 或b）中或在基材的表面上的地形结构，和/或c）至少一个相对于所述基体材料，其中，省略了相应的特征的形状的基体材料的一部分的内部孔隙率，增加的。人们已经认识到，相同的量可以通过这些相应的成形措施在空间上置于基底材料，即位于在不超过外部或内部表面的趋肤深度以上的距离的基体材料的比重较大，因此参与在电流传输。因此，较低的比例，由于趋肤效应仍未使用。

87. 发明申请

WO2014123084A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2014123084A1
公开(公告)日：2014-08-14
申请号：PCT/JP2014/052437
申请日：2014-02-03
申请人：ピーエスフォールクスコエスエイアールエル , 信藤秀和
发明人：信藤　秀和
IPC分类号： H01L21/8242 , H01L27/108 , H01L29/423 , H01L29/49
CPC分类号： H01L27/10823 , H01L21/28088 , H01L27/10814 , H01L27/10876 , H01L27/10885 , H01L27/10888 , H01L27/10891 , H01L29/4236 , H01L29/4966 , H01L29/66621
摘要：バリアメタルを薄膜化し，且つ金属電極との密着性を確保し，且つ薄膜での膜厚制御・管理を可能とする，半導体装置を提供する。半導体装置は，半導体基板（1）上の活性領域（13）と，活性領域内にあって下部と上部を有するトレンチ（14）と，トレンチの内壁面を覆うゲート絶縁膜（5）と，ゲート絶縁膜を介してトレンチ下部を覆う第１のバリアメタル（6a）と，第１のバリアメタルを覆う第２のバリアメタル（6b）と，第２のバリアメタルを覆い，トレンチ下部を埋設する金属電極（9）と，トレンチの上部を埋設するキャップ絶縁膜（27）と，を備える。第２のバリアメタルの膜厚は第１のバリアメタルの膜厚より薄い。
摘要翻译：提供了允许阻挡金属的厚度减小，与要确保的金属电极的粘合性以及使用薄膜进行控制/管理的膜厚度的半导体器件。半导体器件在半导体衬底（1）上设置有源区（13），在有源区内具有下部和上部的沟槽（14），覆盖内壁的栅极绝缘膜（5）沟槽的表面，覆盖由栅极绝缘膜插入的沟槽的下部的第一阻挡金属（6a），覆盖第一阻挡金属的第二阻挡金属（6b）和覆盖第一阻挡金属的金属电极（9）第二阻挡金属并填充沟槽的下部。第二阻挡金属比第一阻挡金属薄。

88. 发明申请

WO2014112572A1 半導体装置の製造方法および基板処理装置审中-公开
标题翻译：半导体器件生产方法和衬底处理器件
公开(公告)号：WO2014112572A1
公开(公告)日：2014-07-24
申请号：PCT/JP2014/050751
申请日：2014-01-17
申请人：株式会社日立国際電気
发明人：小川　有人 , 原田　和宏 , 加我　友紀直 , 板谷　秀治 , 芦原　洋司
IPC分类号： H01L21/285 , C23C16/36 , H01L21/28 , H01L21/31 , H01L21/336 , H01L29/78
CPC分类号： H01L21/28088 , C23C16/36 , C23C16/45531 , H01L21/28185 , H01L21/28194 , H01L29/4966 , H01L29/513 , H01L29/517
摘要：要約課題仕事関数値を調整することができる。解決手段処理室内の基板に対して金属元素を含む金属含有ガスと炭素含有ガスを供給することで、基板上に前記金属元素および炭素を含む第１の層を形成する工程と、第１の層が形成された基板に対して窒素含有ガスを供給することで、第１の層を窒化して金属元素、炭素および窒素を含む第２の層を形成する工程と、を有し、第１の層を形成する工程と第２の層を形成する工程とを交互に所定回数ずつ実施することで、基板上に所定膜厚の金属元素、炭素および窒素を含む膜を形成し、第２の層を形成する工程の実施回数に対する第１の層を形成する工程の実施回数を制御することにより、金属元素、炭素および窒素を含む膜の仕事関数が所望の値となるよう調整する。
摘要翻译：问题：提供可以调整功函数值的半导体装置的制造方法和基板处理装置。解决方案：该方法包括以下步骤：通过向其中提供含有金属元素和含碳气体的含金属气体，在处理室中的基板上形成第一层，第一层含有金属元素和碳; 并且通过向其上形成有第一层的衬底供给含氮气体，从而氮化第一层，含有金属元素，碳和氮的第二层，形成第二层。交替地进行形成第一层的步骤和形成第二层的步骤，使得步骤每次进行预定的时间，由此形成具有预定膜厚并且包含金属元素，碳和氮的膜形成在底物。相对于进行形成第二层的步骤的次数来控制形成第一层的步骤的次数，由此含有金属元素，碳和氮的膜的功函数被调整为具有期望值。

89. 发明申请

WO2014082338A1 半导体器件的制造方法审中-公开
公开(公告)号：WO2014082338A1
公开(公告)日：2014-06-05
申请号：PCT/CN2012/086132
申请日：2012-12-07
申请人：中国科学院微电子研究所
发明人：徐秋霞 , 许高博 , 周华杰 , 朱慧珑 , 陈大鹏
IPC分类号： H01L29/78 , H01L29/49 , H01L21/336
CPC分类号： H01L21/823857 , H01L21/0206 , H01L21/02301 , H01L21/02304 , H01L21/265 , H01L21/268 , H01L21/28088 , H01L21/28176 , H01L21/28185 , H01L21/28194 , H01L21/28568 , H01L21/32139 , H01L21/324 , H01L21/823814 , H01L21/823842 , H01L29/1066 , H01L29/42364 , H01L29/4916 , H01L29/4966 , H01L29/513 , H01L29/517 , H01L29/66477 , H01L29/665 , H01L29/66575
摘要：一种半导体器件的制造方法，该半导体器件包括在一个半导体衬底（101）上形成的两种相反类型的MOSFET，方法包括：在半导体衬底（101）上限定各个MOSFET的有源区；在半导体衬底的表面上形成界面氧化物层（103）；在界面的氧化物层（103）上形成高K栅介质层（104）；在高K栅介质层（104）上形成金属栅层（105）；在金属栅层（105）中注入掺杂离子；在金属栅层（105）上形成多晶硅层（109）；将多晶硅层（109）、金属栅层（105）、高K栅介质层（104）和界面氧化物层（103）图案化为栅叠层；形成围绕栅叠层的栅极侧墙（110a，110b）；以及形成源/漏区（111a，111b）。利用源/漏（111a，111b）退火时使得金属栅（105）中的掺杂离子在界面处堆积和生成合适极性的电偶极子，分别实现对不同类型的MOSFET的金属栅有效功函数的调节。

90. 发明申请

WO2014066881A1 METHOD TO IMPROVE RELIABILITY OF HIGH-K METAL GATE STACKS 审中-公开
标题翻译：提高高K金属盖板可靠性的方法
公开(公告)号：WO2014066881A1
公开(公告)日：2014-05-01
申请号：PCT/US2013067037
申请日：2013-10-28
申请人： IBM , ANDO TAKASHI , CARTIER EDUARD A , LINDER BARRY P , NARAYANAN VIJAY
发明人： ANDO TAKASHI , CARTIER EDUARD A , LINDER BARRY P
IPC分类号： H01L21/3205
CPC分类号： H01L29/66545 , H01L21/28176 , H01L21/28185 , H01L21/2855 , H01L21/28556 , H01L21/3003 , H01L21/30625 , H01L21/324 , H01L29/4966 , H01L29/518 , H01L29/66795 , H01L29/785
摘要： A method of fabricating a gate stack for a semiconductor device includes the following steps after removal of a dummy gate: growing a high-k dielectric layer over an area vacated by the dummy gate; depositing a thin metal layer over the high- k dielectric layer; annealing the replacement gate structure in an ambient atmosphere containing hydrogen; and depositing a gap fill layer.
摘要翻译：制造用于半导体器件的栅极堆叠的方法包括在去除伪栅极之后的以下步骤：在由虚拟栅极腾出的区域上生长高k电介质层; 在所述高k电介质层上沉积薄金属层; 在包含氢的环境气氛中退火替代栅极结构; 以及沉积间隙填充层。

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