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71. 发明申请

WO2010052187A3 DRIVER CIRCUIT FOR PRODUCING A LOAD VOLTAGE 审中-公开
标题翻译：驱动器开关用于提供负载电压
公开(公告)号：WO2010052187A3
公开(公告)日：2010-10-07
申请号：PCT/EP2009064457
申请日：2009-11-02
申请人： CONTINENTAL AUTOMOTIVE GMBH , KELLNER JUERGEN , STUBER JUERGEN
发明人： KELLNER JUERGEN , STUBER JUERGEN
IPC分类号： H03K19/00
CPC分类号： H02J9/061 , B60R16/03 , H02J7/1423 , H02J7/1438 , H03K19/00384 , Y02T10/7005
摘要： A driver circuit (100) for producing a load voltage for feeding a load (104), in particular a load of a vehicle, wherein the driver circuit (100) comprises a supply voltage source (UB) for providing a supply voltage, an intermediate storage unit (101) for intermediately storing electrical energy, wherein the intermediate storage unit (101) is coupled to a supply voltage source for providing the electrical energy, and a driver unit (105) to which the electrical energy can be fed by way of the intermediate storage unit (101) as necessary, whereby the load voltage can be provided to the load (104) in the event of a failure of the supply voltage.
摘要翻译：用于供给负载（104）提供一负载电压，特别是车辆的负载，其中，所述驱动器电路（100），用于提供电源电压，中间存储部（101），用于暂时存储电能的供电电压源（UB），其特征在于，驱动器电路（100）中的中间存储部（101）连接到电源电压源被耦合以提供电能，和驱动单元（105），其中所述电力是由所述中间存储部（101）的装置可以被进料到根据需要，由此在电源电压的下降，负载电压的负载（104）可用。

72. 发明申请

WO2009018285A2 VOLTAGE TOLERANT FLOATING N-WELL CIRCUIT 审中-公开
标题翻译：容许电压的浮动N阱电路
公开(公告)号：WO2009018285A2
公开(公告)日：2009-02-05
申请号：PCT/US2008071494
申请日：2008-07-29
申请人： QUALCOMM INC , GUPTA ABHEEK , SRINIVAS VAISHNAV , MOHAN VIVEK
发明人： GUPTA ABHEEK , SRINIVAS VAISHNAV , MOHAN VIVEK
IPC分类号： H03K19/003
CPC分类号： H03K19/018592 , H03K19/00384
摘要： Methods and apparatuses are presented for voltage tolerant floating N-well circuits. An apparatus for mitigating leakage currents caused by input voltages is presented which includes a first transistor having a source coupled to a positive voltage supply, and a drain coupled to a floating node. The apparatus may further include a controllable pull down path coupled to a negative voltage supply and the first transistor, wherein the controllable pull-down path is configured to turn on the first transistor and pull-up the floating node during a first state. The apparatus may further include a second transistor having a source coupled to a gate of the first transistor, and drain coupled to the floating node, wherein the second transistor is configured to place the floating node at a floating potential during a second state.
摘要翻译：提出了用于耐压浮置N阱电路的方法和装置。提出了一种用于减轻由输入电压引起的泄漏电流的设备，其包括具有耦合到正电压源的源极和耦合到浮动节点的漏极的第一晶体管。该装置还可以包括耦合到负电压电源和第一晶体管的可控下拉路径，其中可控下拉路径被配置为在第一状态期间导通第一晶体管并上拉浮动节点。该装置还可以包括第二晶体管，该第二晶体管具有耦合到第一晶体管的栅极的源极和耦合到浮动节点的漏极，其中第二晶体管被配置为在第二状态期间将浮置节点置于浮动电位。

73. 发明申请

WO2007124413A3 DRIVE CIRCUIT AND DRAIN EXTENDED TRANSISTOR FOR USE THEREIN 审中-公开
标题翻译：驱动电路和漏电延迟晶体管
公开(公告)号：WO2007124413A3
公开(公告)日：2008-12-04
申请号：PCT/US2007067068
申请日：2007-04-20
申请人： TEXAS INSTRUMENTS INC , PENDHARKAR SAMEER P
发明人： PENDHARKAR SAMEER P
IPC分类号： H01L21/425 , H01L29/94 , H04B1/06
CPC分类号： H01L29/7835 , H01L29/0692 , H01L29/1087 , H01L29/41 , H01L29/41725 , H01L29/42368 , H01L29/66659 , H03K19/00384
摘要： A transistor (100) comprises a source region of a first conductivity type and electrically communicating with a first semiconductor region. The transistor also comprises a drain region of the first conductivity type and electrically communicating with a second semiconductor region that differs from the first semiconductor region. An interface exists between the first semiconductor region and the second semiconductor region. The transistor also comprises a voltage tap region comprising at least a portion located in a position that is closer to the interface than the drain region (118). A mixed technology circuit is also described.
摘要翻译：晶体管（100）包括第一导电类型的源极区域并与第一半导体区域电连通。晶体管还包括第一导电类型的漏极区域，并且与第一半导体区域不同的第二半导体区域电连通。在第一半导体区域和第二半导体区域之间存在界面。晶体管还包括电压抽头区域，该电压抽头区域至少包括位于比漏极区域（118）更接近界面的位置的部分。还描述了一种混合技术电路。

74. 发明申请

WO2008099878A1 半導体集積回路装置审中-公开
标题翻译：半导体集成电路设备
公开(公告)号：WO2008099878A1
公开(公告)日：2008-08-21
申请号：PCT/JP2008/052434
申请日：2008-02-14
申请人：日本電気株式会社 , 池永佳史 , 野村昌弘
发明人：池永佳史 , 野村昌弘
IPC分类号： H01L21/822 , H01L27/04
CPC分类号： H03K19/00384
摘要：　制御回路（４０）は、電源電圧供給回路（５０）を制御し、ターゲット回路（６０）に供給する電源電圧を制御する。基準速度モニター（２０）は、ターゲット回路におけるクリティカルパスの遅延時間が、要求される動作速度を満たしているか否かをモニターする。電圧差モニター（３０）は、ターゲット回路の電源電圧とターゲット回路におけるしきい電圧との差をモニターし、電圧差情報を出力する。制御回路は、基準速度モニターでのモニター結果に基づいて、電源電圧を上げるか又は下げるかを決定する。また、制御回路は、電源電圧を変化させる際には、電源電圧制御速度が、電圧差モニターが出力する電圧差情報に比例するように、電源電圧の変化レートを決定する。
摘要翻译：控制电路（40）控制电源电压供给电路（50），并控制向目标电路（60）供给的电源电压。参考速度监视器（20）监视目标电路中的关键路径的延迟时间是否满足所需的操作速度。电压差监视器（30）监视目标电路的电源电压与目标电路的阈值电压之间的差，并输出电压差信息。控制电路基于从基准速度监视器获得的监视结果来确定是增加还是降低电源电压。在改变电源电压时，控制电路确定电源电压的变化率，使得电源电压控制速度与从电压差监视器输出的电压差信息成比例。

75. 发明申请

WO2007061464A3 HIGH SPEED TRANSCEIVER WITH LOW POWER CONSUMPTION 审中-公开
标题翻译：低功耗高速收发器
公开(公告)号：WO2007061464A3
公开(公告)日：2008-01-10
申请号：PCT/US2006031034
申请日：2006-08-08
申请人： YANG HOWARD , WU LARRY LEI , GUO ZHEDONG
发明人： YANG HOWARD , WU LARRY LEI , GUO ZHEDONG
IPC分类号： H03K19/0175
CPC分类号： H03K19/0016 , G11C5/147 , H03K19/00384 , H03K19/018564 , H04L25/0272
摘要： High-speed and low-power consumption CMOS receivers using adaptively-regulated power supply and pseudo differential digital logic to: 1) reduce the power consumption of the transceiver; and, 2) increase the power supply rejection (PSR) during processing the data.
摘要翻译：高速和低功耗的CMOS接收机采用自适应调节电源和伪差分数字逻辑，以便：1）降低收发器的功耗; 和2）在处理数据期间增加电源抑制（PSR）。

76. 发明申请

WO2007061464A2 HIGH SPEED TRANSCEIVER WITH LOW POWER CONSUMPTION 审中-公开
标题翻译：低功耗高速收发器
公开(公告)号：WO2007061464A2
公开(公告)日：2007-05-31
申请号：PCT/US2006/031034
申请日：2006-08-08
申请人： YANG, Howard , WU, Larry, Lei , GUO, Zhedong
发明人： YANG, Howard , WU, Larry, Lei , GUO, Zhedong
IPC分类号： H03K19/0175
CPC分类号： H03K19/0016 , G11C5/147 , H03K19/00384 , H03K19/018564 , H04L25/0272
摘要： High-speed and low-power consumption CMOS receivers using adaptively-regulated power supply and pseudo differential digital logic to: 1) reduce the power consumption of the transceiver; and, 2) increase the power supply rejection (PSR) during processing the data.
摘要翻译：高速和低功耗的CMOS接收机采用自适应调节电源和伪差分数字逻辑，以便：1）降低收发器的功耗; 和2）在处理数据期间增加电源抑制（PSR）。

77. 发明申请

WO2007049080A1 CURRENT MODE LOGIC DIGITAL CIRCUITS 审中-公开
标题翻译：电流模式逻辑数字电路
公开(公告)号：WO2007049080A1
公开(公告)日：2007-05-03
申请号：PCT/GB2006/050360
申请日：2006-10-27
申请人： TOUMAZ TECHNOLOGY LIMITED , TOUMAZOU, Christofer , CANNILLO, Francesco
发明人： TOUMAZOU, Christofer , CANNILLO, Francesco
IPC分类号： H03K19/094
CPC分类号： H03K19/09432 , H03K19/00384
摘要： A digital circuit comprises: a first arm including a first metal oxide semiconductor field effect transistor (M3) configured to act as a load device; a second arm including a second metal oxide semiconductor field effect transistor (M4) configured to act as a load device; and a switch (M1, M2) for selecting one of the first and second arms. Each of the first and second transistors (M3, M4) has a channel length of lOOnm or below and is biased to operate in the weak inversion regime. In an alternative circuit, each load device (M3, M4) has its bulk connected to its drain and is biased to operate in the weak inversion regime.
摘要翻译：数字电路包括：第一臂，包括被配置为用作负载装置的第一金属氧化物半导体场效应晶体管（M3）; 第二臂，包括被配置为用作负载装置的第二金属氧化物半导体场效应晶体管（M4）; 以及用于选择第一和第二臂之一的开关（M1，M2）。第一和第二晶体管（M3，M4）中的每一个具有100nm或更小的沟道长度并被偏置以在弱反转状态下操作。在替代电路中，每个负载装置（M3，M4）的体积连接到其漏极并被偏置以在弱反转状态下工作。

78. 发明申请

WO2007012993A2 TRANSISTOR BULK CONTROL FOR COMPENSATING FREQUENCY AND/OR PROCESS VARIATIONS 审中-公开
标题翻译：用于补偿频率和/或过程变化的晶体管块控制
公开(公告)号：WO2007012993A2
公开(公告)日：2007-02-01
申请号：PCT/IB2006052389
申请日：2006-07-13
申请人： KONINKL PHILIPS ELECTRONICS NV , IONITA RAZVAN-ADRIAN , SANDULEANU MIHAI A T , STIKVOORT EDUARD F
发明人： IONITA RAZVAN-ADRIAN , SANDULEANU MIHAI A T , STIKVOORT EDUARD F
IPC分类号： H03K17/14
CPC分类号： H03K19/00384 , H03K23/542
摘要： The present invention relates to a method and apparatus for controlling a bulk voltage supplied to at least one transistor means of a controlled circuit (260) of an integrated circuit, wherein at least one sensing transistor means is provided adjacent to the at least one transistor means of the controlled circuit (260), and at least one reference transistor means is provided at a location remote from the at least one transistor means of the controlled circuit (260). A predetermined bias voltage is applied to the at least one reference transistor means, and the bulk voltage is controlled based on a comparison of a sensed threshold voltage of the at least one sensing transistor means and a sensed threshold voltage of the at least one reference transistor means. Thereby, process variation can be compensated. Alternatively or additionally, an information indicating a relation between a frequency information and a desired threshold voltage of the at least one transistor means of the controlled circuit (270) may be stored, and the bulk voltage may be controlled to an optimized value based on the stored relation with respect to a frequency of an input signal of the integrated circuit.
摘要翻译：本发明涉及一种用于控制提供给集成电路的受控电路（260）的至少一个晶体管装置的体电压的方法和装置，其中至少一个感测晶体管装置设置成与所述至少一个晶体管装置并且至少一个参考晶体管装置设置在远离受控电路（260）的至少一个晶体管装置的位置处。预定的偏置电压被施加到至少一个参考晶体管装置，并且基于所感测的至少一个感测晶体管装置的感测阈值电压与所述至少一个参考晶体管的感测阈值电压的比较来控制体电压手段。因此，可以补偿过程变化。或者或另外，可以存储指示受控电路（270）的至少一个晶体管装置的频率信息和期望阈值电压之间的关系的信息，并且可以将体电压控制为基于相对于集成电路的输入信号的频率存储关系。

79. 发明申请

WO2004077673A1 半導体集積回路审中-公开
标题翻译：半导体集成电路
公开(公告)号：WO2004077673A1
公开(公告)日：2004-09-10
申请号：PCT/JP2004/001942
申请日：2004-02-19
申请人：松下電器産業株式会社 , 崎山史朗 , 木下雅善 , 炭田昌哉
发明人：崎山史朗 , 木下雅善 , 炭田昌哉
IPC分类号： H03K17/687
CPC分类号： G05F1/565 , H03K19/00384
摘要：半導体集積回路において、主回路２は、ソースと基板とが分離されたＭＯＳトランジスタで構成される。基板電位制御回路１は、主回路２を構成するＭＯＳトランジスタの実際飽和電流値が、主回路２の動作電源電圧Ｖｄｄの下での目標飽和電流値Ｉｄｓとなるように、主回路２のＭＯＳトランジスタの基板電位を制御する。従って、半導体集積回路の動作電源電圧が低電圧化しても、動作速度のばらつきを小さく抑制できる。
摘要翻译：半导体集成电路包括由MOS晶体管构成的主电路（2），其中源极和基板彼此分离。基板电位控制电路（1）控制主电路（2）的MOS晶体管的基板电位，使得构成主电路（2）的MOS晶体管的实际饱和电流值变得等于目标饱和电流值（2）的工作电源电压（Vdd）的值（Ids）。因此，即使半导体集成电路的工作电源电压降低，也可以将操作速度的变动抑制在小范围内。

80. 发明申请

WO2003105230A1 BUFFER, BUFFER OPERATION AND METHOD OF MANUFACTURE 审中-公开
标题翻译：缓冲器，缓冲器的操作和制造方法
公开(公告)号：WO2003105230A1
公开(公告)日：2003-12-18
申请号：PCT/US2003/011344
申请日：2003-04-10
申请人： INTEL CORPORATION
发明人： DAVIS, Jeffrey
IPC分类号： H01L27/085
CPC分类号： H03K19/00384 , H01L27/0705 , H01L27/098 , H03K17/567
摘要： An integrated circuit includes an output buffer operable to drive an output node. The output buffer may comprise a MOSFET having a JFET integrated within a portion of a drain region of the MOSFET. The JFET may compromise a gate of second conductivity formed in semiconductor material of first conductivity type, which is contiguous with the drain region for the MOSFET. A voltage shaping circuit may control a bias of the JFET gate in accordance with the voltage levels of an output node and a predetermined output impedance.
摘要翻译：集成电路包括可操作以驱动输出节点的输出缓冲器。输出缓冲器可以包括集成在MOSFET的漏极区域的一部分内的JFET的MOSFET。 JFET可以损害形成在与MOSFET的漏极区相邻的第一导电类型的半导体材料中的第二导电栅极。电压整形电路可以根据输出节点的电压电平和预定的输出阻抗来控制JFET栅极的偏置。

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