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1. 发明申请

WO2008032606A1 基準電流回路、基準電圧回路、およびスタートアップ回路审中-公开
标题翻译：参考电流电路，参考电压电路和启动电路
公开(公告)号：WO2008032606A1
公开(公告)日：2008-03-20
申请号：PCT/JP2007/067212
申请日：2007-09-04
申请人：松下電器産業株式会社 , 崎山史朗 , 松本秋憲 , 森江隆史 , 木下雅善
发明人：崎山史朗 , 松本秋憲 , 森江隆史 , 木下雅善
IPC分类号： G05F3/26
CPC分类号： G05F3/262
摘要：　カレントミラー回路１０のカレント比（トランジスタサイズ比）は１：ｍとなるように形成されている。ｎＭＯＳトランジスタＭＮ１、ＭＮ３、およびｎＭＯＳトランジスタＭＮ２、ＭＮ４も、それぞれトランジスタサイズ比が１：ｍとなるように形成され、カレントミラー回路１０から出力される２つの電流が、それぞれさらに２つずつに分配される。ｎＭＯＳトランジスタＭＮ２・ＭＮ４を流れる分配電流は、加算されて１本の抵抗Ｒ２に流れる。それゆえ、抵抗Ｒ２に関しては、例えばｍ＝１の場合であれば、２倍の電流が流れる１本の抵抗だけを設ければよいことになり、必要な抵抗値を１／４に低減することが容易にできる。
摘要翻译：电流镜电路（10）形成为具有1：m的电流比（晶体管尺寸比）。 nMOS晶体管（MN1，MN3）和nMOS晶体管（MN2，MN4）也形成为具有1：m的晶体管尺寸比。从电流镜电路（10）输出的两个电流中的每一个被进一步分成两个电流。在nMOS晶体管（MN2，MN4）中流动的分布电流被添加到一个电流中以流入电阻器（R2）。因此，例如，当m = 1时，电阻器（R2）可以由仅流过2的电流的一个电阻器构成。因此，必要的电阻值可以减少到1/4。

2. 发明申请

WO2008044350A1 ＰＬＬ回路审中-公开
标题翻译： PLL电路
公开(公告)号：WO2008044350A1
公开(公告)日：2008-04-17
申请号：PCT/JP2007/056817
申请日：2007-03-29
申请人：松下電器産業株式会社 , 曽川和昭 , 木下雅善 , 山田祐嗣 , 中塚淳二
发明人：曽川和昭 , 木下雅善 , 山田祐嗣 , 中塚淳二
IPC分类号： H03L7/099
CPC分类号： H03L7/099 , H03L7/0896 , H03L7/18 , H03L2207/06
摘要：　ＰＬＬ回路において、電圧制御発振器４には、２個の電圧電流変換回路４０、４１と、これ等の電圧電流変換回路４０、４１の何れか一方の出力を選択する選択回路４２とが備えられる。選択回路４２で選択された一方の電圧電流変換回路の出力は電圧制御発振器４５に入力される。一方の電圧電流変換回路４１の入力側はループフィルタ３の出力側に接続され、他方の電圧電流変換回路４０の入力側は、電圧制御発振器４の発振特性評価用の入力端子８に接続される。従って、電圧制御発振器の発振特性を評価するための入力端子がループフィルタにスイッチを介して接続される構成に起因して生じるループフィルタの電圧の時間変動、及びＰＬＬ回路の出力周波数の時間変動が有効に抑制される。
摘要翻译： PLL电路包括压控振荡器（4），其具有两个电压/电流转换电路（40,41）和用于选择这些电压/电流转换电路之一（40,41）的输出的选择电路（42））。由选择电路（42）选择的电压/电流转换电路的输出被输入到电流控制振荡器（45）。电压/电流转换电路（41）的输入侧连接到环路滤波器（3）的输出侧，而另一个电压/电流转换电路（40）的输入侧连接到输入端子（8））用于评估压控振荡器（4）的振荡特性。因此，实现了有效地抑制PLL电路的输出频率的时间变化和环路滤波器的电压的时间变化，否则由于其中用于评估振荡特性的输入端子的布置压控振荡器通过开关连接到环路滤波器。

3. 发明申请

WO2012104933A1 位相ロック回路审中-公开
标题翻译：相锁电路
公开(公告)号：WO2012104933A1
公开(公告)日：2012-08-09
申请号：PCT/JP2011/003238
申请日：2011-06-08
申请人：パナソニック株式会社 , 木下雅善 , 曽川和昭 , 武田憲明
发明人：木下　雅善 , 曽川　和昭 , 武田　憲明
IPC分类号： H03L7/099 , H03L7/095
CPC分类号： H03L7/113 , H03L7/095 , H03L7/099 , H03L7/102 , H03L2207/06
摘要：　高速クロック信号を出力する位相ロック回路において、位相比較回路６０、チャージポンプ回路６１、ループフィルタ回路６２、電圧制御発振回路６３、分周回路６４及び発振制限回路１を備える。前記発振制限回路１は、前記電圧制御発振回路６３の発振周波数の範囲を制限する。発振制限コントロール回路４は、本位相ロック回路が非定常状態にあるときには、前記発振制限回路１の機能を有効にし、一方、本位相ロック回路が定常状態にあるときには、発振制限回路１の機能を停止させて、消費電力を低減する。従って、確実な位相ロックが実現されると共に、位相ロック状態での消費電流が有効に削減される。
摘要翻译：提供一种输出高速时钟信号的相位锁定电路，包括：相位比较电路（60）; 电荷泵电路（61）; 环路滤波器电路（62）; 电压控制振荡电路（63）; 分频电路（64）; 和振荡限制电路（1）。振荡限制电路（1）限制了电压控制振荡电路（63）的振荡频率的范围。当锁相电路处于非稳态时，振荡限制控制电路（4）能够实现振荡限制电路（1）的功能。另一方面，当锁相电路处于稳定状态时，振荡限制控制电路（4）通过停止振荡限制电路（1）的功能来降低功耗。因此，实现了可靠的相位锁定，并且有效地降低了锁相状态下的电流消耗。

4. 发明申请

WO2005053163A1 信号処理装置审中-公开
标题翻译：信号处理装置
公开(公告)号：WO2005053163A1
公开(公告)日：2005-06-09
申请号：PCT/JP2004/015577
申请日：2004-10-14
申请人：松下電器産業株式会社 , 崎山史朗 , 木下雅善 , 道正志郎
发明人：崎山史朗 , 木下雅善 , 道正志郎
IPC分类号： H03M7/30
CPC分类号： G10L21/04
摘要：　データ圧縮を行う信号処理装置において、間引き回路１は、入力されるＰＣＭデータを間引いて間引きデータを生成する。例えば、ＰＣＭデータ（元データ）のサンプリングレートｆｓがｆｓ＝１０Ｈｚのとき、ｆｓ＝１Ｈｚの間引きデータを生成する。判定回路２は、次式　　TOTAL1 = |X(n)-X(n-1)|+|X(n-1)-X(n-2)|+･･･+|X(n-8)-X(n-9)|に基づいて、if TOTAL1 >C1のときには入力ＰＣＭデータを選択し、その他では間引きデータを選択するように、選択回路４を制御する。選択されたデータ及び前記判定回路２の判定結果情報はメモリ３に書き込まれる。従って、簡単な回路構成で、且つ元データの持つ必要な情報を失わずに、元データのデータ圧縮が行われる。
摘要翻译：一种用于压缩数据的信号处理装置，其中，稀疏电路（1）使输入的PCM数据消失以产生稀疏数据。例如，当PCM数据（原始数据）的采样率fs为fs = 10Hz时，在fs = 1Hz处产生稀疏数据。基于下面所示的等式，TOTAL1 = || X（n）-X（n-1）|| + || X（n-1）-X（n-2）|| + ... + （n-8）-X（n-9）||，如果TOTAL1> C1，判定电路（2）使选择电路（4）选择输入的PCM数据，或者选择稀疏数据。选择的数据和指示判定电路（2）的判定结果的信息被写入存储器（3）。以这种方式，可以使用简单的电路结构来压缩原始数据，而不会丢失原始数据中包含的必要信息。

5. 发明申请

WO2005101156A1 基準電圧発生回路审中-公开
标题翻译：参考电压发生电路
公开(公告)号：WO2005101156A1
公开(公告)日：2005-10-27
申请号：PCT/JP2005/002159
申请日：2005-02-14
申请人：松下電器産業株式会社 , 木下雅善 , 崎山史朗
发明人：木下雅善 , 崎山史朗
IPC分类号： G05F3/28
CPC分类号： G05F3/30 , H03F3/45183 , H03F3/45475 , H03F2200/153 , H03F2203/45136
摘要：　基準電圧発生回路において、バンドギャップリファレンス回路（ＢＧＲ回路）１は、電流密度の異なるダイオード素子Ｄ１、Ｄ２と、３個の抵抗素子Ｒ１、Ｒ２、Ｒ３と、基準電圧出力端子Ｏに電流を供給するＰ型の第１のトランジスタＴｒ１と、前記第１トランジスタＴｒ１に流れるドレイン電流をカレントミラー構成によって決定するＰ型の第２のトランジスタＴｒ２と、帰還型制御回路１１とにより構成される。前記ＢＧＲ回路１にはプルダウン回路２が接続される。このプルダウン回路２は、直列接続された抵抗素子Ｒ４及びＰ型トランジスタＴｒ４を備える。前記抵抗素子Ｒ４は第２のＰ型トランジスタＴｒ２のドレイン端子に接続され、Ｐ型トランジスタＴｒ４は、ゲート端子が基準電圧出力端子Ｏに接続され、ドレイン端子が接地される。従って、異常安定点から正常安定点へ移行させるスタートアップ回路での消費電流及び素子数が削減される。
摘要翻译：一种参考电压产生电路，其中带隙参考电路（BGR电路）（1）包括具有不同电流密度的二极管元件（D1，D2），三个电阻元件（R1，R2，R3），第一P型晶体管（Tr1）用于通过电流镜配置来确定流过第一晶体管（Tr1）的漏极电流的第二P型晶体管（Tr2）和反馈控制电路（11），用于向参考电压输出端子（O）提供电流; 。 BGR电路（1）与由串联连接的电阻元件（R4）和P型晶体管（Tr4）组成的下拉电路（2）连接。电阻元件（R4）与第二P型晶体管（Tr2）的漏极端子连接，而P型晶体管（Tr4）具有与基准电压输出端子（O）连接的栅极端子和接地漏极终奌站。因此，在起动电路中，电流消耗和元件数量减少，从而使得从异常稳定点向正常稳定点转变。

6. 发明申请

WO2004077673A1 半導体集積回路审中-公开
标题翻译：半导体集成电路
公开(公告)号：WO2004077673A1
公开(公告)日：2004-09-10
申请号：PCT/JP2004/001942
申请日：2004-02-19
申请人：松下電器産業株式会社 , 崎山史朗 , 木下雅善 , 炭田昌哉
发明人：崎山史朗 , 木下雅善 , 炭田昌哉
IPC分类号： H03K17/687
CPC分类号： G05F1/565 , H03K19/00384
摘要：半導体集積回路において、主回路２は、ソースと基板とが分離されたＭＯＳトランジスタで構成される。基板電位制御回路１は、主回路２を構成するＭＯＳトランジスタの実際飽和電流値が、主回路２の動作電源電圧Ｖｄｄの下での目標飽和電流値Ｉｄｓとなるように、主回路２のＭＯＳトランジスタの基板電位を制御する。従って、半導体集積回路の動作電源電圧が低電圧化しても、動作速度のばらつきを小さく抑制できる。
摘要翻译：半导体集成电路包括由MOS晶体管构成的主电路（2），其中源极和基板彼此分离。基板电位控制电路（1）控制主电路（2）的MOS晶体管的基板电位，使得构成主电路（2）的MOS晶体管的实际饱和电流值变得等于目标饱和电流值（2）的工作电源电压（Vdd）的值（Ids）。因此，即使半导体集成电路的工作电源电压降低，也可以将操作速度的变动抑制在小范围内。

7. 发明申请

WO2008078638A1 ＰＬＬバーンイン回路および半導体集積回路审中-公开
标题翻译： PLL烧录电路和半导体集成电路
公开(公告)号：WO2008078638A1
公开(公告)日：2008-07-03
申请号：PCT/JP2007/074486
申请日：2007-12-20
申请人：松下電器産業株式会社 , 山田祐嗣 , 木下雅善 , 曽川和昭 , 中塚淳二
发明人：山田祐嗣 , 木下雅善 , 曽川和昭 , 中塚淳二
IPC分类号： H03L7/099 , H03L7/08
CPC分类号： H03L7/099 , H03L7/0995
摘要：　ループフィルタを内蔵しないＰＬＬにおいて、電圧制御発振器を適切な発振周波数でバーンインテストするための付加回路を、少ない回路構成で構成する。　電圧制御発振器（１０）内の電圧電流変換トランジスタ（１１）のゲート端子に、スイッチ（１２ａ）を介して、トランジスタ（１１）と同じ極性の、ダイオード接続したトランジスタ（１３）のゲートを接続し、トランジスタ（１３）のドレイン端子に電流源（１４）を接続し、電流源（１４）が供給する電流値、トランジスタ（１１）及びトランジスタ（１３）のサイズ比を適切に調整することで、電圧制御発振器（１０）内のリングオシレータにバーンインテストを行うのに必要となる電流を供給できる構成とする。
摘要翻译：在没有并入环路滤波器的PLL中，用适当的振荡频率对压控振荡器进行老化测试的附加电路配置有少量电路。对于压控振荡器（10）中的电压 - 电流转换晶体管（11）的栅极端子，通过开关（12a）连接二极管连接的晶体管（13）的栅极。栅极具有与晶体管（11）的极性相同的极性。电流源（14）连接到晶体管（13）的漏极端子，并且由电流源（14）提供的电流值和晶体管（11）与晶体管（13）的尺寸比是适当调整。因此，提供对压控振荡器（10）中的环形振荡器进行老化测试所需的电流。

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