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61. 发明申请

WO2008020944A2 RESISTIVE MEMORY DEVICE 审中-公开
标题翻译：电阻式存储器件
公开(公告)号：WO2008020944A2
公开(公告)日：2008-02-21
申请号：PCT/US2007016217
申请日：2007-07-17
申请人： MICRON TECHNOLOGY INC , LIU JUN , HUSH GLEN , VIOLETTE MIKE , INGRAM MARK
发明人： LIU JUN , HUSH GLEN , VIOLETTE MIKE , INGRAM MARK
IPC分类号： G11C16/02 , G11C7/22 , G11C13/00
CPC分类号： G11C13/0007 , G11C13/0004 , G11C13/004 , G11C2213/31 , G11C2213/32 , G11C2213/34 , G11C2213/79
摘要： A system (10) having a memory cell (60). In certain embodiments, the memory cell (60) includes a resistive memory element (66), an access transistor (68) having a gate, a first terminal, and a second terminal, and a control transistor (70) having a gate, a first terminal, and a second terminal. The first terminal of the access transistor (68) may be coupled to the resistive memory element (66), and the gate of the access transistor (68) may be coupled to the gate of the control transistor (70). Additionally, the first terminal of the control transistor (70) may be coupled to the resistive memory element (66).
摘要翻译：一种具有存储单元（60）的系统（10）。在某些实施例中，存储单元（60）包括电阻存储器元件（66），具有栅极，第一端子和第二端子的存取晶体管（68）和具有栅极的控制晶体管（70）第一终端和第二终端。存取晶体管（68）的第一端可以耦合到电阻性存储器元件（66），并且存取晶体管（68）的栅极可以耦合到控制晶体管（70）的栅极。另外，控制晶体管（70）的第一端可以耦合到电阻性存储元件（66）。

62. 发明申请

WO2007138991A1 SEMICONDUCTOR DEVICE 审中-公开
标题翻译：半导体器件
公开(公告)号：WO2007138991A1
公开(公告)日：2007-12-06
申请号：PCT/JP2007/060655
申请日：2007-05-18
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD. , KUROKAWA, Yoshiyuki
发明人： KUROKAWA, Yoshiyuki
IPC分类号： G11C11/41 , G11C16/02 , H01L21/822 , H01L21/8234 , H01L21/8244 , H01L27/04 , H01L27/06 , H01L27/10 , H01L27/11 , H01L29/786
CPC分类号： H01L21/84 , G11C5/02 , G11C5/04 , G11C17/12 , H01L27/1108 , H01L27/12
摘要： An object is to realize high-capacity of a memory while reducing power consumption and making the power consumption even throughout the memory. A memory includes a plurality of memory block arranged to be symmetrically to each other. Also, a specific combination of signals among address signals supplied to the memory, a memory block including a memory cell to be read from or written to is specified. Further, signals supplied to other memory blocks than the above memory block is maintained at a constant value. Consequently, a wiring length of a bit line in a memory array can be shortened, and current consumption can be made to be even among data reading or writing from/to memory cells of a variety of addresses within the memory, at the same time as reducing load capacitance.
摘要翻译：目的在于实现大容量的存储器，同时降低功耗并使整个存储器中的功耗降低。存储器包括被布置为彼此对称的多个存储块。此外，指定提供给存储器的地址信号中的信号的特定组合，包括要从其读取或写入的存储器单元的存储器块。此外，提供给比上述存储块的其他存储块的信号保持恒定值。因此，可以缩短存储器阵列中的位线的布线长度，并且可以在存储器内的各种地址的存储单元的数据读取或写入之间使电流消耗均匀，同时降低负载电容。

63. 发明申请

WO2007109046A3 CROSS-POINT MEMORY ARRAY 审中-公开
标题翻译：交叉点记忆阵列
公开(公告)号：WO2007109046A3
公开(公告)日：2007-12-06
申请号：PCT/US2007006425
申请日：2007-03-14
申请人： MARVELL WORLD TRADE LTD , SUTARDJA PANTAS , WU ALBERT
发明人： SUTARDJA PANTAS , WU ALBERT
IPC分类号： H01L27/24 , G11C16/02
CPC分类号： H01L27/2409 , G11C13/0004 , G11C2213/72 , H01L45/06 , H01L45/1233 , H01L45/126 , H01L45/141
摘要： A phase-change memory (PCM) system comprises a PCM cell array that comprises a plurality of PCM cells (8). Each of the PCM cells includes diode (13) arranged adjacent to a metallization layer (4); a heater element (16) arranged adjacent to the diode, and a phase-change material (15) arranged adjacent to the heater element.
摘要翻译：相变存储器（PCM）系统包括包含多个PCM单元（8）的PCM单元阵列。每个PCM单元包括邻近金属化层（4）布置的二极管（13）。与二极管相邻设置的加热器元件（16），以及邻近加热器元件设置的相变材料（15）。

64. 发明申请

WO2007103220A2 CALIBRATION SYSTEM FOR WRITING AND READING MULTIPLE STATES INTO PHASE CHANGE MEMORY 审中-公开
标题翻译：用于将多个状态写入和读取相位变化记忆的校准系统
公开(公告)号：WO2007103220A2
公开(公告)日：2007-09-13
申请号：PCT/US2007/005450
申请日：2007-03-02
申请人： MARVELL WORLD TRADE LTD. , SUTARDJA, Pantas
发明人： SUTARDJA, Pantas
IPC分类号： G11C29/02 , G11C16/02
CPC分类号： G11C13/0064 , G11C11/5678 , G11C13/0004 , G11C13/003 , G11C13/0069 , G11C29/02 , G11C29/028 , G11C2013/0092
摘要： A phase change memory system includes M phase change memory cells, where M is an integer greater than or equal to one. A write module selectively writes at least one of the M phase change memory cells based on a write parameter. A read module selectively reads back a resistance value for the at least one of the M phase change memory cells. A control module communicates with the write module and the read module and triggers write/read cycles N times where N is an integer greater than one. The control module also adjusts a write parameter of one of the N write/read cycles based on at least one prior resistance value and a target resistance value.
摘要翻译：相变存储器系统包括M个相变存储器单元，其中M是大于或等于1的整数。写入模块基于写入参数选择性地写入M个相变存储器单元中的至少一个。读取模块选择性地读回M个相变存储器单元中的至少一个的电阻值。控制模块与写入模块和读取模块进行通信，触发写入/读取周期N次，其中N是大于1的整数。控制模块还基于至少一个先前的电阻值和目标电阻值来调整N个写入/读取周期中的一个的写入参数。

65. 发明申请

WO2007083790A1 シーケンシャルアクセスメモリ审中-公开
标题翻译：顺序访问记忆
公开(公告)号：WO2007083790A1
公开(公告)日：2007-07-26
申请号：PCT/JP2007/050875
申请日：2007-01-16
申请人：セイコーエプソン株式会社 , 朝内昇
发明人：朝内昇
IPC分类号： G06F21/24 , G11C16/02
CPC分类号： G11C8/04 , G06F21/79 , G06F2221/2101 , G11C7/1006
摘要：半導体記憶装置１０は、ＥＥＰＲＯＭアレイ１０１とマスクＲＯＭアレイ１０２とを備えるメモリアレイ１００を備えている。ＥＥＰＲＯＭアレイ１０１の先頭３アドレスには、各半導体記憶装置を識別するための識別情報が格納されている。ＥＥＰＲＯＭアレイ１０１の第９アドレス～第１６アドレスには、インク量に関する８ビットのデータが格納されている。ＥＥＰＲＯＭアレイ１０１の第１７アドレス～第２４アドレスには、一定条件の下、書き換え可能な８ビットの使用履歴情報が格納されている使用履歴情報格納領域が備えられている。
摘要翻译：半导体存储装置（10）具有具有EEPROM阵列（101）和掩模ROM阵列（102）的存储阵列（100）。在EEPROM阵列（101）的前导三个地址中，存储用于识别每个半导体存储装置的识别信息。在EEPROM阵列（101）的第9地址到第16地址中，存储与墨量有关的8位数据。 EEPROM阵列（101）的第17地址到第24地址具有使用历史信息存储区域。在使用历史信息存储区域中，在特定条件下存储可重写8位使用历史信息。

66. 发明申请

WO2007066541A1 試験装置および試験方法审中-公开
标题翻译：测试设备和测试方法
公开(公告)号：WO2007066541A1
公开(公告)日：2007-06-14
申请号：PCT/JP2006/323718
申请日：2006-11-28
申请人：株式会社アドバンテスト , 新島啓克 , 佐藤新哉
发明人：新島啓克 , 佐藤新哉
IPC分类号： G11C29/56 , G01R31/28 , G11C16/02
CPC分类号： G11C29/56 , G11C2029/2602 , G11C2029/5606
摘要：　これまでよりも効率的に複数の被試験メモリを試験することを目的とする。　本発明は、複数の被試験メモリを試験する試験装置を提供する。この試験装置は、複数の被試験メモリのデータ入出力端子にバス接続され、データ入出力端子との間でデータを授受するデータ入出力部と、データ入出力部を介して複数の被試験メモリに試験データを並列に供給する試験データ供給部と、試験データの供給と同期して複数の被試験メモリにライトイネーブル信号を並列に供給する書込制御部と、複数の被試験メモリのそれぞれに対して逐次リードイネーブル信号を供給する読出制御部と、それぞれの被試験メモリから逐次読み出された試験データを期待値と比較する比較部と、一の試験データが期待値と一致しないことを条件として、当該試験データを出力した被試験メモリに対する書込不良を検出する検出部とを備える。
摘要翻译：可以比常规方法更有效地测试被测试的多个存储器。提供了一种用于测试多个待测存储器的测试装置。测试装置包括：数据I / O单元，经由用于向/从数据I / O端子发送和接收数据的总线连接到多个测试存储器的数据I / O端子; 测试数据提供单元，用于经由数据I / O单元并行地向被测试的多个存储器并行提供测试数据; 写入控制单元，用于与所述测试数据供给同步地向被测试的所述多个存储器并行提供写使能信号; 读取控制单元，用于向被测试的多个存储器连续提供读取使能信号; 比较单元，用于将从相应的各个存储器连续读取的测试数据与期望值进行比较; 以及检测器，其检测到输出与期望值不匹配的测试数据的被测存储器的写入故障。

67. 发明申请

WO2005104133A3 HIGH DENSITY DATA STORAGE 审中-公开
标题翻译：高密度数据存储
公开(公告)号：WO2005104133A3
公开(公告)日：2006-12-28
申请号：PCT/US2005012788
申请日：2005-04-15
申请人： NANOCHIP INC , RUST THOMAS F , STARK ROBERT N , NOGGLE THOMAS L , CRIBBS DANIEL F
发明人： RUST THOMAS F , STARK ROBERT N , NOGGLE THOMAS L , CRIBBS DANIEL F
IPC分类号： G11B7/00 , G05B11/28 , G11B9/00 , G11B9/10 , G11C11/00 , G11C16/02
CPC分类号： B82Y10/00 , G11B9/149 , G11C13/0004
摘要： Methods in accordance with the present invention can be applied, in an embodiment, to a media comprising a phase change material to alter a resolved portion of the phase change material to have a resistance different from a resistance of the bulk material. A tip having a substantially larger radius of curvature than the resolved portion can be employed by applying such methods. A substantially anisotropic columnar material can focus a current applied between the tip and the media so that the portion is narrower in width than the radius of curvature. Such highly resolved portions form bits in the media. Other objects, aspects and advantages of the invention can be obtained from reviewing the figures, specification and claims. This description is not intended to be a complete description of, or limit the scope of, the invention.
摘要翻译：在一个实施方案中，根据本发明的方法可以应用于包含相变材料的介质以改变相变材料的分辨部分以具有与散装材料的电阻不同的电阻。通过应用这种方法，可以采用具有比分辨部分大得多的曲率半径的尖端。基本上各向异性的柱状材料可以聚焦施加在尖端和介质之间的电流，使得该部分的宽度比曲率半径窄。这种高度分辨的部分在媒体中形成比特。本发明的其它目的，方面和优点可以通过阅读附图，说明书和权利要求来获得。该描述并不是对本发明的完整描述或限制本发明的范围。

68. 发明申请

WO2006129780A1 シーケンシャル書込においてべリファイ処理を行う不揮発性メモリ审中-公开
标题翻译：非易失性存储器执行顺序写入的验证处理
公开(公告)号：WO2006129780A1
公开(公告)日：2006-12-07
申请号：PCT/JP2006/311053
申请日：2006-05-26
申请人：セイコーエプソン株式会社 , 朝内昇 , 大塚栄太郎
发明人：朝内昇 , 大塚栄太郎
IPC分类号： G11C16/02
CPC分类号： G11C16/10 , G11C16/3454 , G11C2216/14
摘要：　半導体記憶装置１０は、１行に８ビットのデータを格納可能なメモリアレイ１００に対して１６ビットの書き込みデータを書き込むにあたり、先ず、上位８ビットをメモリアレイ１００の第１の書き込み制限行に書き込む。インクリメントコントローラ１５０は、メモリアレイ１００に書き込まれた既存データの値と８ビットラッチレジスタ１７０にラッチされている書き込みに用いられた書き込みデータとが一致するか否かを判定する。インクリメントコントローラ１５０は、既存データと書き込みデータとが一致する場合には、ライト／リードコントローラ１４０に対して書き込み許可信号ＷＥＮ１を出力し、メモリアレイ１００に対する下位８ビットの書き込みデータの書き込みを実行する。
摘要翻译：当半导体存储装置（10）将16位数据写入能够以一行存储8位数据的存储器阵列（100）时，首先将最高有效8位写入存储器阵列（100）的第一写入限制行）。增量控制器（150）判断写入存储器阵列（100）中的现有数据的值是否与用于写入并被锁存在8位锁存寄存器（170）中的写入数据一致。当现有数据与写数据一致时，增量控制器（150）向写入/读取控制器（140）输出写入许可信号WEN1，并执行存储器阵列（100）中的最低有效8位写入数据的写入。

69. 发明申请

WO2006123306A1 METHOD FOR CONTROLLING THE "FIRST-TO-MELT" REGION IN A PCM CELL AND DEVICES OBTAINED THEREOF 审中-公开
标题翻译：用于控制PCM单元中的“第一熔融物”区域的方法及其获得的装置
公开(公告)号：WO2006123306A1
公开(公告)日：2006-11-23
申请号：PCT/IB2006/051576
申请日：2006-05-18
申请人： KONINKLIJKE PHILIPS ELECTRONICS N.V. , INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM VZW , WOUTERS, Dirk , GOUX, Ludovic , LISONI, Judith , GILLE, Thomas
发明人： WOUTERS, Dirk , GOUX, Ludovic , LISONI, Judith , GILLE, Thomas
IPC分类号： G11C16/02
CPC分类号： H01L45/06 , G11C13/0004 , H01L45/1226 , H01L45/144 , H01L45/165 , H01L45/1675
摘要： A phase-change-material memory cell is provided. The cell comprises at least one patterned layer of a phase-change material, and is characterized in that this patterned layer comprises at least two regions having different resistivities. If the resistivity of the phase-change material is higher in a well- defined area with limited dimensions ("hot spot") than outside this area, then, for a given current flow between the electrodes, advantageously more Joule heat will be generated within this area compared to the area of the phase- change material where the resistivity is lower.
摘要翻译：提供了相变材料存储单元。该电池包括至少一个相变材料的图案化层，其特征在于，该图案化层包括具有不同电阻率的至少两个区域。如果在相对于该区域以外的有限尺寸（“热点”）的明确定义的区域中相变材料的电阻率较高，则对于电极之间的给定电流，有利地将在...内产生更多的焦耳热该区域与电阻率较低的相变材料的面积相比。

70. 发明申请

WO2006088635A1 RESETTING PHASE CHANGE MEMORY BITS 审中-公开
标题翻译：重置相变存储位
公开(公告)号：WO2006088635A1
公开(公告)日：2006-08-24
申请号：PCT/US2006/003317
申请日：2006-01-30
申请人： INTEL CORPORATION , DODGE, Richard , OTTOGALLI, Federica , BUDA, Egidio , FERRARO, Marco
发明人： DODGE, Richard , OTTOGALLI, Federica , BUDA, Egidio , FERRARO, Marco
IPC分类号： G11C16/02 , G11C16/14 , G11C16/34
CPC分类号： G11C13/0004 , G11C13/0064 , G11C13/0069 , G11C29/028 , G11C2013/0078 , G11C2013/0092 , G11C2029/5006
摘要： A set bit in a phase change memory may be programmed to a reset bit using a series of pulses of increasing amplitude. An initial start pulse is applied. After the start pulse is applied, a check determines whether the bit has been reset. If not, a higher amplitude pulse is applied. Each time the pulse amplitude is to be incremented, a check determines whether a maximum safe pulse amplitude has been exceeded. The pulse amplitude is continually incremented until either the maximum is reached or all the bits to be programmed have been programmed into the correct reset state.
摘要翻译：可以使用增加幅度的一系列脉冲将相变存储器中的置位编程为复位位。应用初始启动脉冲。启动脉冲后，检查是否确定该位是否被复位。如果不是，则施加较高幅度的脉冲。每次脉冲幅度增加时，检查是否确定是否超过最大安全脉冲幅度。脉冲幅度不断增加，直到达到最大值或要编程的所有位都被编程到正确的复位状态。

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