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41. 发明申请

WO2013021636A1 炭化珪素半導体装置およびその製造方法审中-公开
标题翻译：硅碳化硅半导体器件及其制造方法
公开(公告)号：WO2013021636A1
公开(公告)日：2013-02-14
申请号：PCT/JP2012/005040
申请日：2012-08-08
申请人：株式会社デンソー , 竹内有一 , 鈴木巨裕
发明人：竹内　有一 , 鈴木　巨裕
IPC分类号： H01L21/337 , H01L21/338 , H01L27/098 , H01L29/06 , H01L29/12 , H01L29/78 , H01L29/808 , H01L29/812
CPC分类号： H01L21/265 , H01L21/0465 , H01L27/098 , H01L29/0619 , H01L29/063 , H01L29/0638 , H01L29/0661 , H01L29/0696 , H01L29/1025 , H01L29/1066 , H01L29/1608 , H01L29/66068 , H01L29/66909 , H01L29/78 , H01L29/8083
摘要：　半導体装置は、炭化珪素半導体基板（５）と、前記半導体基板（５）のセル領域（Ｒ１）に形成されたトランジスタと、前記セル領域（Ｒ１）の外周を囲む領域（Ｒ２）に形成された耐圧構造とを有する。前記半導体基板（５）は、第１導電型基板（１）と、前記第１導電型基板（１）上の第１導電型ドリフト層（２）と、前記ドリフト層（２）上の第２導電型層（３）と、前記第２導電型層（３）上の第１導電型層（４）とを有する。前記耐圧構造は、前記セル領域（Ｒ１）の外周を囲み、前記ドリフト層（２）に達する第１凹部（１７）と、前記第１凹部（１７）の内周側の側面の位置において、前記セル領域（Ｒ１）の外周を囲むトレンチ（１３、４５）と、前記トレンチ（１３、４５）内に埋め込まれ、前記第１凹部（１７）の側面を構成する第２導電型埋込層（１５、４６）とを有する。
摘要翻译：该半导体器件具有：碳化硅半导体衬底（5）; 形成在半导体衬底（5）的单元区域（R1）中的晶体管; 以及形成在围绕电池区域（R1）的外周的区域（R2）中的高耐压结构。半导体衬底（5）具有：第一导电型衬底（1）; 第一导电型衬底（1）上的第一导电型漂移层（2）; 漂移层（2）上的第二导电类型层（3）; 和在第二导电型层（3）上的第一导电型层（4）。高耐压结构具有：围绕电池区域（R1）的外周并到达漂移层（2）的第一凹部（17）; 围绕所述单元区域（R1）的外周的沟槽（13,45），所述沟槽位于所述第一凹部（17）的内周侧的侧面的位置; 以及嵌入在所述沟槽（13,45）中并构成所述第一凹部（17）的侧面的第二导电型嵌入层（15,46）。

42. 发明申请

WO2013005304A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2013005304A1
公开(公告)日：2013-01-10
申请号：PCT/JP2011/065374
申请日：2011-07-05
申请人：三菱電機株式会社 , 陳則 , 中村勝光
发明人：陳　則 , 中村　勝光
IPC分类号： H01L29/739 , H01L29/06 , H01L29/78
CPC分类号： H01L29/7397 , H01L29/0615 , H01L29/063 , H01L29/0696 , H01L29/0821 , H01L29/0834 , H01L29/1095 , H01L29/41708 , H01L29/7393 , H01L29/861
摘要：　ゲート電極（７）とエミッタ電極（９）を持つ絶縁ゲート型バイポーラトランジスタがトランジスタ領域に設けられている。トランジスタ領域の周囲に終端領域が配置されている。トランジスタ領域において、Ｎ型ドリフト層（１）の下に第１のＮ型バッファ層（１８）が設けられている。第１のＮ型バッファ層（１８）の下にＰ型コレクタ層（１９）が設けられている。終端領域において、Ｎ型ドリフト層（１）の下に第２のＮ型バッファ層（２０）が設けられている。Ｐ型コレクタ層（１９）と第２のＮ型バッファ層（２０）にコレクタ電極（２１）が直接に接続されている。第２のＮ型バッファ層（２０）の不純物濃度はコレクタ電極（２１）に近づくほど小さくなる。第２のＮ型バッファ層（２０）は、コレクタ電極（２１）とはオーミックコンタクトを構成していない。
摘要翻译：具有栅极（7）和发射极（9）的绝缘栅双极晶体管设置在晶体管区域中。端子区域布置在晶体管区域周围。在晶体管区域中，在N型漂移层（1）的下方设置有第一N型缓冲层（18）。在第一N型缓冲层（18）的下方设置P型集电极层（19）。在终端区域中，在N型漂移层（1）的下方设置第二N型缓冲层（20）。集电极（21）与P型集电极层（19）和第二N型缓冲层（20）直接连接。第二N型缓冲层（20）的杂质浓度朝向集电极（21）减少。第二N型缓冲层（20）不与集电极（21）形成欧姆接触。

43. 发明申请

WO2012093177A3 SEMICONDUCTOR DEVICE ARRANGEMENT WITH A FIRST SEMICONDUCTOR DEVICE AND WITH A PLURALITY OF SECOND SEMI CONDUCTOR DEVICES 审中-公开
标题翻译：具有第一半导体器件的半导体器件布置以及多个第二半导体器件
公开(公告)号：WO2012093177A3
公开(公告)日：2013-01-10
申请号：PCT/EP2012050245
申请日：2012-01-09
申请人： INFINEON TECHNOLOGIES AUSTRIA , WEIS ROLF , HIRLER FRANZ , FELDTKELLER MARTIN , DEBOY GERALD , STECHER MATTHIAS , WILLMEROTH ARMIN
发明人： WEIS ROLF , HIRLER FRANZ , FELDTKELLER MARTIN , DEBOY GERALD , STECHER MATTHIAS , WILLMEROTH ARMIN
IPC分类号： H01L27/088 , G05F1/573 , H01L27/02 , H01L27/06 , H01L27/07 , H01L29/40 , H01L29/78 , H02H9/02
CPC分类号： H01L27/0207 , H01L21/823418 , H01L21/823431 , H01L21/823437 , H01L27/0623 , H01L27/0629 , H01L27/0727 , H01L27/088 , H01L27/0883 , H01L27/0886 , H01L27/098 , H01L29/0653 , H01L29/0692 , H01L29/0696 , H01L29/4236 , H01L29/4238 , H01L29/78 , H01L29/7817 , H01L29/7824 , H01L29/7825 , H01L29/7835 , H01L29/7838 , H03K17/06
摘要： Disclosed is a semiconductor device arrangement including a first semiconductor device having a load path, and a plurality of second transistors, each having a load path between a first and a second load terminal and a control terminal. The second transistors have their load paths connected in series and connected in series to the load path of the first transistor, each of the second transistors has its control terminal connected to the load terminal of one of the other second transistors, and one of the second transistors has its control terminal connected to one of the load terminals of the first semiconductor device.
摘要翻译：公开了一种包括具有负载路径的第一半导体器件和多个第二晶体管的半导体器件布置，每个第二晶体管具有在第一和第二负载端子与控制端子之间的负载路径。第二晶体管的负载路径串联连接并与第一晶体管的负载路径串联连接，每个第二晶体管的控制端连接到其它第二晶体管之一的负载端，第二晶体管中的一个晶体管的控制端子连接到第一半导体器件的一个负载端子。

44. 发明申请

WO2012144295A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2012144295A1
公开(公告)日：2012-10-26
申请号：PCT/JP2012/057690
申请日：2012-03-26
申请人：ルネサスエレクトロニクス株式会社 , 冨田和朗 , 大芦敏行 , 佐藤英則
发明人：冨田　和朗 , 大芦　敏行 , 佐藤　英則
IPC分类号： H01L21/82 , H01L21/822 , H01L27/04
CPC分类号： H01L29/0696 , H01L21/823871 , H01L23/52 , H01L23/5286 , H01L27/0207 , H01L27/092 , H01L29/1095 , H01L29/45 , H01L2924/0002 , H01L2924/00
摘要：　ゲート配線部（ＧＨＢ）は、第１ゲート配線部（ＧＨＢ１）、第２ゲート配線部（ＧＨＢ２）および第３ゲート配線部（ＧＨＢ３）を備えている。第１ゲート配線部（ＧＨＢ１）は、電源配線側へ、Ｙ軸方向に平行に形成されて、素子形成領域（ＰＥＲ）内の所定の位置まで延在している。第２ゲート配線部（ＧＨＢ２）は、第１ゲート配線部（ＧＨＢ１）から電源配線側へ、Ｙ軸方向に対して斜めに屈曲する方向に平行に形成されて、Ｘ軸方向に平行な、素子形成領域（ＰＥＲ）と素子分離絶縁膜（ＥＢ）との境界を跨ぐように延在している。第３ゲート配線部（ＧＨＢ３）は、第２ゲート配線部（ＧＨＢ２）から電源配線の側へ、Ｙ軸方向に平行にさらに延在している。
摘要翻译：栅极配线部（GHB3）设置有第一栅极配线部（GHB1），第二栅极配线部（GHB2）和第三栅极配线部（GHB3）。第一栅极布线部（GHB1）通过与Y轴方向平行地朝向电力供给配线侧形成，并且延伸到元件形成区域（PER）中的规定位置。第二栅极配线部（GHB2）通过与第一栅极配线部（GHB1）相对于电源配线侧与Y轴方向相对的方向平行地形成，第二栅极配线部延伸到穿过元件形成区域（PER）和元件隔离绝缘膜（EB）之间的边界，所述边界平行于X方向。第三栅极布线部分（GHB3）通过平行于Y轴方向从第二栅极布线部分（GHB2）延伸到电源布线侧。

45. 发明申请

WO2012124786A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2012124786A1
公开(公告)日：2012-09-20
申请号：PCT/JP2012/056777
申请日：2012-03-15
申请人：富士電機株式会社 , 豊田善昭
发明人：豊田　善昭
IPC分类号： H01L27/088 , H01L21/8234 , H01L29/06 , H01L29/739 , H01L29/78
CPC分类号： H01L29/7813 , H01L21/823412 , H01L21/823418 , H01L21/823456 , H01L21/823487 , H01L27/088 , H01L29/0615 , H01L29/0696 , H01L29/1095 , H01L29/402 , H01L29/4236 , H01L29/66666 , H01L29/7397 , H01L29/7803 , H01L29/7811 , H01L29/7827
摘要：　縦型トレンチゲート型ＭＯＳＦＥＴ素子部（３０）と、ｐ - 型ウェル拡散領域（４ａ）を有する制御用横型ｎチャネルＭＯＳＦＥＴ素子部（２２）と、これらを取り巻く終端耐圧領域（２３）と、を備えた半導体装置であって、終端耐圧領域（２３）がＬＯＣＯＳ酸化膜（１１ｃ）と端部のトレンチに外接するｐ型サステイン領域（５０）と、それに外接するｐ - 型拡散領域（４ｂ）と、を備え、ｐ - 型拡散領域（４ｂ）をｐ型ベース領域（５）より深く低濃度とし、ｐ型サステイン領域（５０）をｐ - 型拡散領域（４ｂ）より浅く高濃度とし、ｐ - 型ウェル拡散領域（４ａ）をｐ型ベース領域（５）とｐ型サステイン領域（５０）より深く低濃度とし、終端耐圧領域（２３）とｐ - 型ウェル拡散領域（４ａ）の耐圧をＭＯＳＦＥＴ素子部（３０）の耐圧より高くした。
摘要翻译：一种具有垂直沟槽栅MOSFET MOSFET元件区域（30）的半导体器件，具有p型阱扩散区域（4a）的控制水平n沟道MOSFET元件区域（22）。以及围绕所述区域的端子电压击穿区域（23）。所述端子电压击穿区域（23）设置有：与LOCOS氧化膜（11c）和端部沟槽外部接触的p型维持区域（50）以及与所述p型维持区域外部接触的p型扩散区域（4b）。所述p型扩散区域（4b）的浓度比p型基极区域（5）更深且更低，p型维持区域（50）的浓度比p型扩散区域（4b）更浅，），p型阱扩散区域（4a）的浓度比p型基极区域（5）和p型维持区域（50）的浓度越来越低，并且端子电压击穿区域的击穿电压（23）和p型阱扩散区（4a）比MOSFET元件区（30）高。

46. 发明申请

WO2012094780A8 SOI LATERAL MOSFET DEVICE AND INTEGRATED CIRCUIT THEREOF 审中-公开
标题翻译： SOI侧面MOSFET器件及其集成电路
公开(公告)号：WO2012094780A8
公开(公告)日：2012-09-07
申请号：PCT/CN2011000232
申请日：2011-02-15
申请人： UNIV ELECTRONIC SCIENCE & TECH , LUO XIAORONG , YAO GUOLIANG , LEI TIANFEI , WANG YUANGANG , ZHANG BO , LI ZHAOJI
发明人： LUO XIAORONG , YAO GUOLIANG , LEI TIANFEI , WANG YUANGANG , ZHANG BO , LI ZHAOJI
IPC分类号： H01L29/78 , H01L29/423
CPC分类号： H01L29/7824 , H01L27/0922 , H01L29/0634 , H01L29/0696 , H01L29/1095 , H01L29/4236 , H01L29/4238 , H01L29/7825 , H01L29/7831
摘要： A silicon-on-insulator (SOI) lateral MOSFET device and the integrated circuit thereof are provided. In said device, an active layer (3) includes a body region (9) and a drain region (12) which are located on the surface of the active layer (3) respectively and are separated from each other, and also a planar gate channel region (14'), a source region (11a), a body contact region (10) and a source region (11b) which are located on the surface of the body region (9) and are set in sequence from the side adjacent to the drain region (12). The active layer (3) located between the body region (9) and the drain region (12) is a drift region, wherein the drift region and the body region (9) have opposite conduction types. A semiconductor buried layer (4) is set beneath the surface of the active layer (3), wherein the semiconductor buried layer (4) and the body region (9) have the same conduction type. Said device has a trench gate structure (8) and a planar gate structure (8'), wherein the trench gate structure (8) contacts with the body region (9) and longitudinally extends from the surface of the active layer (3) to a dielectric buried layer (2), and the planar gate structure (8') is formed above the body region (9). Said device has the advantages of high withstand voltage, low specific on-resistance, low power consumption, low cost, and easy miniaturization and integration.
摘要翻译：提供了一种绝缘体上硅（SOI）横向MOSFET器件及其集成电路。在所述装置中，有源层（3）包括分别位于有源层（3）的表面上并彼此分离的主体区域（9）和漏极区域（12），并且还包括平面栅极沟槽区域（14'），源极区域（11a），体接触区域（10）和源极区域（11b），其位于身体区域（9）的表面上并且从邻近的侧面到漏极区域（12）。位于身体区域（9）和漏极区域（12）之间的有源层（3）是漂移区域，其中漂移区域和体区域（9）具有相反的导电类型。半导体埋层（4）设置在有源层（3）的表面下方，其中半导体掩埋层（4）和体区（9）具有相同的导电类型。所述器件具有沟槽栅极结构（8）和平面栅极结构（8'），其中沟槽栅极结构（8）与主体区域（9）接触并且从活性层（3）的表面纵向延伸到电介质掩埋层（2），并且平面栅极结构（8'）形成在主体区域（9）的上方。所述器件具有耐受电压高，导通电阻低，功耗低，成本低，易于小型化和集成的优点。

47. 发明申请

WO2012105613A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2012105613A1
公开(公告)日：2012-08-09
申请号：PCT/JP2012/052293
申请日：2012-02-01
申请人：ローム株式会社 , 中野佑紀 , 中村亮太
发明人：中野　佑紀 , 中村　亮太
IPC分类号： H01L29/78 , H01L21/336 , H01L29/12
CPC分类号： H01L29/063 , H01L21/046 , H01L27/088 , H01L29/045 , H01L29/0607 , H01L29/0623 , H01L29/0696 , H01L29/0878 , H01L29/1037 , H01L29/1095 , H01L29/1608 , H01L29/41766 , H01L29/4236 , H01L29/66068 , H01L29/66666 , H01L29/7811 , H01L29/7813 , H01L29/7827
摘要：　本発明の半導体装置は、側壁および底壁が形成されたゲートトレンチを有するワイドバンドギャップ半導体からなる半導体層と、前記ゲートトレンチの前記側壁および前記底壁上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層に対向するように、前記ゲートトレンチに埋め込まれたゲート電極とを含み、前記半導体層は、前記半導体層の表面側に露出するように形成され、前記ゲートトレンチの前記側壁の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記半導体層の裏面側に前記ソース領域に接するように形成され、前記ゲートトレンチの前記側壁の一部を形成する第２導電型のボディ領域と、前記ボディ領域に対して前記半導体層の前記裏面側に前記ボディ領域に接するように形成され、前記ゲートトレンチの前記底壁を形成する第１導電型のドリフト領域と、前記ゲートトレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ゲートトレンチのエッジ部に選択的に形成された第２導電型の第１耐圧保持領域とを含む。
摘要翻译：该半导体器件包括：半导体层，包括具有栅极沟槽的宽带隙半导体，其中形成有侧壁和底壁; 形成在栅极沟槽的侧壁和底壁上的栅极绝缘膜; 以及嵌入在栅极沟槽中以与栅极绝缘膜相对的半导体层的栅电极。其中，半导体层包括：形成为暴露于半导体层的表面侧的第一导电型源极区域，以及形成栅极沟槽的侧壁的一部分; 形成为与所述源极区域相接触所述半导体层的背面侧的源极区域并形成所述栅极沟槽的侧壁的截面的第二导电型体区域; 形成为与所述半导体层的与所述体区相对的所述背面侧的体区域接触并形成所述栅沟槽的底壁的第一导电型漂移区域; 以及第一导电类型的第一击穿电压保持区域，其选择性地形成在栅极沟槽的边缘部分中的侧壁和底壁相交的栅极沟槽的一部分的区域中。

48. 发明申请

WO2012032735A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2012032735A1
公开(公告)日：2012-03-15
申请号：PCT/JP2011/004793
申请日：2011-08-29
申请人：パナソニック株式会社 , 工藤千秋 , 庭山雅彦 , 池上亮
发明人：工藤　千秋 , 庭山　雅彦 , 池上　亮
IPC分类号： H01L29/78 , H01L21/28 , H01L21/336 , H01L29/12
CPC分类号： H01L29/1608 , H01L29/0619 , H01L29/0696 , H01L29/1095 , H01L29/45 , H01L29/4933 , H01L29/66068 , H01L29/7802 , H01L29/7813 , H01L29/7828
摘要：　本発明の半導体装置は、ボディ領域１０４に設けられた第２導電型のコンタクト領域２０１を備え、コンタクト領域２０１は、第１オーミック電極１２２に接する第１領域２０１ａと、第１領域２０１ａよりも深い位置に配置され、ボディ領域１０４に接する第２領域２０１ｂとを含み、第１領域２０１ａおよび第２領域２０１ｂは、それぞれ少なくとも１つの不純物濃度のピークを有し、第１領域２０１ａにおける不純物濃度のピークは、第２領域２０１ｂにおける不純物濃度のピークよりも高い値である。
摘要翻译：该半导体器件包括布置在体区（104）中的第二导电型接触区（201），其中接触区（201）包括与第一欧姆电极（122）接触的第一区域（201a）以及第二区域（201b），其布置在比所述第一区域（201a）更深的部分并且与所述主体区域（104）接触，所述第一区域（201a）和所述第二区域（201b）中的每一个具有杂质浓度的至少一个峰值和第一区域（201a）中的杂质浓度的峰值高于第二区域（201b）中的杂质浓度的峰值。

49. 发明申请

WO2011157814A3 POWER SEMICONDUCTOR DEVICE 审中-公开
标题翻译：功率半导体器件
公开(公告)号：WO2011157814A3
公开(公告)日：2012-03-01
申请号：PCT/EP2011060089
申请日：2011-06-17
申请人： ABB TECHNOLOGY AG , STORASTA LIUTAURAS , KOPTA ARNOST , RAHIMO MUNAF
发明人： STORASTA LIUTAURAS , KOPTA ARNOST , RAHIMO MUNAF
IPC分类号： H01L29/739 , H01L29/06 , H01L29/10 , H01L29/78
CPC分类号： H01L27/088 , H01L29/0696 , H01L29/1095 , H01L29/7395 , H01L29/7396
摘要： A power semiconductor device with a wafer (10) comprising the following layers between an emitter electrode (2) on an emitter side (11) and a collector electrode (25) on a collector side (15) is provided: - an (n-) doped drift layer (3), - an n doped first region (81), which is arranged between the drift layer (3) and the collector electrode (25), - a p doped base layer (4), which is arranged between the drift layer (3) and the emitter electrode (2), which base layer (4) is in direct electrical contact to the emitter electrode (2), - an n doped source region (6), which is arranged at the emitter side (11) embedded into the base layer (4) and contacts the emitter electrode (2), - a gate electrode (7), which is electrically insulated from the base layer (4), the source region (6) and the drift layer (3). The emitter electrode (2) contacts the base layer (4) and the source region (6) within a contact area (22). An active semiconductor cell (18) is formed within the wafer (10), which includes layers or parts of such layers, which lie in orthogonal projection with respect to the emitter side (11) of the contact area (22) of the emitter electrode, to which the source region is in contact, said source region (6), and such a part of the base layer (4), at which an electrically conductive channel can be formed. The device further comprises a p doped well (5), which is arranged in the same plane as the base layer (4), but outside the active cell (18). The well (5) is electrically connected to the emitter electrode (2) at least one of directly or via the base layer (4).
摘要翻译：提供一种功率半导体器件，其具有在发射极侧的发射电极（2）和集电极侧（15）上的集电极（25）之间包括以下层的晶片（10）： - （n- ）掺杂漂移层（3）， - n掺杂的第一区（81），其布置在所述漂移层（3）和所述集电极（25）之间，-p掺杂的基极层（4）漂移层（3）和发射电极（2），该基极层（4）与发射极（2）直接电接触; n个掺杂源极区（6），其布置在发射极侧 11）嵌入到基极层（4）中并与发射电极（2）接触; - 栅极电极（7），其与基极层（4），源极区域（6）和漂移层（ 3）。发射电极（2）在接触区域（22）内接触基底层（4）和源极区域（6）。在晶片（10）内形成有源半导体单元（18），该半导体单元（10）包括相对于发射极电极的接触区域（22）的发射极侧（11）处于正交投影的这些层的这些层或部分源极区域接触的区域，所述源极区域（6）以及基底层（4）的一部分可以形成导电沟道。该器件还包括p掺杂阱（5），其布置在与基极层（4）相同的平面中，但位于活性电池（18）的外部。阱（5）直接或经由基底层（4）中的至少一个电连接到发射极（2）。

50. 发明申请

WO2012013888A1 STRUCTURE SEMI-CONDUCTRICE POUR INTERRUPTEUR ÉLECTRONIQUE DE PUISSANCE 审中-公开
标题翻译：电子开关的半导体结构
公开(公告)号：WO2012013888A1
公开(公告)日：2012-02-02
申请号：PCT/FR2011/051683
申请日：2011-07-13
申请人： INSTITUT NATIONAL des SCIENCES APPLIQUEES DE LYON , CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE , TOURNIER, Dominique , BROSSELARD, Pierre , CHEVALIER, Florian
发明人： TOURNIER, Dominique , BROSSELARD, Pierre , CHEVALIER, Florian
IPC分类号： H01L29/812 , H01L29/808 , H01L29/78 , H01L29/872 , H01L29/06 , H01L29/16
CPC分类号： H01L29/8124 , H01L27/095 , H01L29/0615 , H01L29/0619 , H01L29/0661 , H01L29/0696 , H01L29/1066 , H01L29/1608 , H01L29/7828 , H01L29/7832 , H01L29/8083 , H01L29/8122 , H01L29/872
摘要： Cette structure comporte un substrat (1) de type n, présentant une face inférieure (10) et une face supérieure (11), un drain (D) en contact avec la face inférieure (10) du substrat (1), une première région semi-conductrice (2), de type n, présentant une surface supérieure (21) munie d'une zone de contact (210), une source (S) en contact avec la zone de contact (210), une deuxième région semi-conductrice (3), de type p, agencée à l'intérieur de la première région semi-conductrice (2) et délimitant un premier et un second canal de conduction (C1, C2) entre le drain et la source, et est remarquable en ce qu'elle comporte une première et une seconde grille (G1, G2) métalliques présentant chacune une portion (40, 71) en contact avec la première région semi-conductrice (2) de manière à former une jonction de type Schottky.
摘要翻译：本发明涉及一种包括具有底表面（10）和顶表面（11）的n型衬底（1），与衬底（1）的底表面（10）接触的漏极（D））的结构，第一n型半导体区域（2）具有设置有接触区域（210）的顶表面（21），与接触区域（210）接触的源极（S）和布置在第一p型半导体区域在所述第一半导体区域（2）的内部并且限定所述漏极和源极之间的第一和第二导电沟道（C1，C2），其特征在于，所述结构包括第一和第二金属光栅（G1，G2）（40,71）与第一半导体区域（2）接触以形成肖特基结。

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