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31. 发明申请

WO2015059854A1 ゲート駆動装置审中-公开
标题翻译：门驱动装置
公开(公告)号：WO2015059854A1
公开(公告)日：2015-04-30
申请号：PCT/JP2014/004322
申请日：2014-08-22
申请人：パナソニックIPマネジメント株式会社
发明人：根来　昇
IPC分类号： H03K17/687 , H01L21/28 , H01L29/47 , H01L29/872 , H03K17/04
CPC分类号： H03K17/687 , H01L21/8252 , H01L27/0605 , H01L27/0629 , H01L29/2003 , H01L29/205 , H01L29/41766 , H01L29/47 , H01L29/66128 , H01L29/66212 , H01L29/66462 , H01L29/7786 , H01L29/7787 , H01L29/861 , H01L29/872 , H03K17/04106 , H03K17/063 , H03K17/691
摘要：　ゲート駆動装置において、スイッチング素子を制御するゲート駆動能力を向上させる装置を提供する。　ゲート駆動装置は、ゲート制御信号発生器（１０４）と発振回路（１０５）とミキサ回路（１０６）で構成される信号送信部（１０１）とを有する。さらに正電圧出力用のダイオード（１０７）と第１のインダクタ（１０８）と第１のコンデンサ（１０９）で構成される正電圧を出力する整流回路と、負電圧出力用のダイオード（１１０）と第２のインダクタ（１１１）と第２のコンデンサ（１１２）で構成される負電圧を出力する整流回路と、プルダウン抵抗（１１３）で構成される信号受信部（１０２）とを有する。さらに電磁界共鳴結合器（１０３）を有し、信号受信部の整流回路用ダイオードのアノード電極が仕事関数の小さな金属で形成する。こうすることで、ゲート駆動装置の出力電圧振幅を向上することができる。
摘要翻译：提供了一种栅极驱动装置，其中提高了控制开关元件的栅极驱动性能。该栅极驱动装置具有由栅极控制信号发生器（104），振荡电路（105）和混频电路（106）构成的信号发送部（101）。栅极驱动装置还具有：整流电路，其用于输出正电压的目的是二极管（107），第一电感器（108）和第一电容器（109），并且输出正电压 ; 为了输出负电压而构成的二极管（110），第二电感器（111）和第二电容器（112）的整流电路，其输出负电压; 以及由下拉电阻（113）构成的信号接收部（102）。栅极驱动装置还具有电磁场谐振耦合器（103），并且用于信号接收部分的整流电路的二极管的阳极由具有小的工作系数的金属形成。因此，能够提高栅极驱动装置的输出电压振幅。

32. 发明申请

WO2015057171A1 SEMICONDUCTOR DEVICE FABRICATION 审中-公开
标题翻译：半导体器件制造
公开(公告)号：WO2015057171A1
公开(公告)日：2015-04-23
申请号：PCT/SG2014/000495
申请日：2014-10-20
申请人： AGENCY FOR SCIENCE, TECHNOLOGY AND RESEARCH
发明人： BERA, Lakshmi Kanta , DOLMANAN, Surani Bin , KUMAR, Manippady Krishna , KAJEN, Rasanayagam Sivasayan , TRIPATHY, Sudhiranjan
IPC分类号： H01L21/02 , H01L21/70 , H01L29/66 , H01L21/20
CPC分类号： H01L29/7783 , H01L21/02458 , H01L21/02502 , H01L21/0254 , H01L21/283 , H01L21/3085 , H01L21/31133 , H01L21/324 , H01L29/2003 , H01L29/41766 , H01L29/452 , H01L29/66462 , H01L29/66522 , H01L29/66553 , H01L29/7786 , H01L29/78
摘要： There is provided a method for fabricating a semiconductor device having the following structure, and comprising the steps of growing a nucleation layer on a substrate; depositing a binary layer over the nucleation layer; and annealing the binary layer to form a first contact area and a second contact area on the substrate, wherein the annealed binary layer comprises a group 14 element selected from Si, Ge or their combination thereof, and the annealed binary layer in the first and second contact areas are capable of providing a lower contact resistance for a current to flow in the device. This method serves to provide an intermediate layer which enables the fabrication process to become CMOS compatible.
摘要翻译：提供了一种用于制造具有以下结构的半导体器件的方法，并且包括以下步骤：在基底上生长成核层; 在成核层上沉积二元层; 并且退火所述二元层以在所述衬底上形成第一接触区域和第二接触区域，其中所述退火的二元层包括选自Si，Ge或其组合的14族元素，并且所述第一和第二层中的退火二元层接触区域能够为电流在设备中流动提供较低的接触电阻。该方法用于提供能使制造工艺变成CMOS兼容的中间层。

33. 发明申请

WO2015055108A1 Ⅲ族氮化物半导体器件及其制造方法审中-公开
公开(公告)号：WO2015055108A1
公开(公告)日：2015-04-23
申请号：PCT/CN2014/088538
申请日：2014-10-14
申请人：苏州晶湛半导体有限公司
发明人：程凯
IPC分类号： H01L21/318
CPC分类号： H01L29/7787 , H01L21/02178 , H01L21/0228 , H01L21/02326 , H01L21/0254 , H01L23/3171 , H01L29/2003 , H01L29/4236 , H01L29/511 , H01L29/513 , H01L29/517 , H01L29/518 , H01L29/66462 , H01L29/7786
摘要：一种Ⅲ族氮化物半导体器件及其制造方法。该Ⅲ族氮化物半导体器件包括生长在衬底上的氮化物半导体层和钝化层，还包括源极和漏极以及在源极和漏极之间的栅极。其中，上述氮化物半导体层包括氮化物成核层、氮化物缓冲层、氮化物沟道层、氮化物势垒层；上述钝化层在栅极区域被刻蚀至暴露出氮化物势垒层，在栅极处形成凹槽。氮化物势垒层和栅极金属层之间采用复合介质层，包括从衬底方向依次形成的氮化物介质层、氮氧化物介质层和氧化物介质层的组合结构。复合介质层结构不会引起界面态密度的增加，与传统单层氧化物介质层的Ⅲ族氮化物半导体器件相比，可以同时降低半导体器件的漏电和电流崩塌效应。

34. 发明申请

WO2015053127A1 ＩＩＩ族窒化物複合基板およびその製造方法、積層ＩＩＩ族窒化物複合基板、ならびにＩＩＩ族窒化物半導体デバイスおよびその製造方法审中-公开
标题翻译： III-III族氮化物复合基板，其制造方法，层叠III族氮化物复合基板和III-III族氮化物半导体器件及其制造方法
公开(公告)号：WO2015053127A1
公开(公告)日：2015-04-16
申请号：PCT/JP2014/075991
申请日：2014-09-30
申请人：住友電気工業株式会社
发明人：石橋　恵二 , 八郷　昭広 , 廣村　友紀 , 松本　直樹 , 中畑　成二 , 中西　文毅 , 木山　誠
IPC分类号： H01L21/02 , H01L21/20 , H01L21/329 , H01L21/338 , H01L29/06 , H01L29/47 , H01L29/778 , H01L29/812 , H01L29/861 , H01L29/868 , H01L29/872 , H01L33/30
CPC分类号： H01L29/872 , H01L21/76254 , H01L29/0615 , H01L29/2003 , H01L29/47 , H01L29/7786 , H01L29/861 , H01L33/0079
摘要：　本ＩＩＩ族窒化物複合基板（１）は、支持基板（１１）と、厚さが１０μｍ～２５０μｍのＩＩＩ族窒化物膜（１３）と、を含む直径が７５ｍｍ以上のＩＩＩ族窒化物複合基板（１）であって、ＩＩＩ族窒化物膜（１３）について、その厚さの平均値ｍ t と標準偏差ｓ t との比ｓ t ／ｍ t が０．００１～０．２であり、その主面の所定の面方位の面に対するオフ角の絶対値の平均値ｍ o と標準偏差ｓ o との比ｓ o ／ｍ o が０．００５～０．６であり、上記オフ角について、＜１０－１０＞方向の絶対値の平均値ｍ om が０．３°～１．０°、かつ、＜１－２１０＞方向の絶対値の平均値ｍ oa が０°～０．１°である。これにより、コストが低く大口径で膜厚が大きく膜厚の分布が小さく結晶品質の高いＩＩＩ族窒化物膜を有するＩＩＩ族窒化物複合基板、その製造方法、積層ＩＩＩ族窒化物複合基板、ＩＩＩ族窒化物半導体デバイスおよびその製造方法が提供される。
摘要翻译：该III族氮化物复合衬底（1）具有至少75mm的直径，并且包括支撑衬底（11）和厚度为10-250μm的III族氮化物膜（13）。在III族氮化物膜（13）中，膜的厚度的标准偏差（st）与膜的厚度的平均值（mt）的比（st / mt）为0.001-0.2，以及膜的主表面相对于规定平面方向上的平面的偏离角的绝对值的标准偏差（so）的比（so / mo），相对于规定的平面方向上的平面的平均值（mo）偏角的绝对值为0.005-0.6。此外，上述偏离角度在<10-10>方向的绝对值的平均值（mom）为0.3-1.0°。此外，上述偏角在<1-210>方向的绝对值的平均值（moa）为0-0.1˚。该基板使得可以提供：具有廉价且具有大直径，高膜厚度，低膜厚度分布和高结晶质量的III族氮化物膜的III族氮化物复合基板 ; 一种生产方法; 叠层III族氮化物复合衬底; 和III族氮化物半导体器件及其制造方法。

35. 发明申请

WO2014204748A8 OPTOELECTRONIC INTEGRATED CIRCUIT 审中-公开
标题翻译：光电集成电路
公开(公告)号：WO2014204748A8
公开(公告)日：2015-02-26
申请号：PCT/US2014041920
申请日：2014-06-11
申请人： OPEL SOLAR INC , UNIV CONNECTICUT
发明人： TAYLOR GEOFF W
IPC分类号： H01L29/15
CPC分类号： H01L29/0688 , B82Y10/00 , G02B6/125 , H01L21/0259 , H01L27/144 , H01L27/15 , H01L29/0665 , H01L29/122 , H01L29/127 , H01L29/155 , H01L29/66977 , H01L29/7786 , H01L31/035218 , H01L31/035236 , H01L31/18 , H01L33/005 , H01L33/06 , H01S5/026 , H01S5/06203 , H01S5/18358 , H01S5/309 , H01S5/34 , H01S5/3412
摘要： A semiconductor device includes a substrate supporting a plurality of layers that include at least one modulation doped quantum well (QW) structure offset from a quantum dot in quantum well (QD-in-QW) structure. The modulation doped QW structure includes a charge sheet spaced from at least one QW by a spacer layer. The QD-in-QW structure has QDs embedded in one or more QWs. The QD-in-QW structure can include at least one template/emission substructure pair separated by a barrier layer, the template substructure having smaller size QDs than the emission substructure.
摘要翻译：半导体器件包括支撑多个层的衬底，其包括从量子阱（QD-in-QW）结构中的量子点偏移的至少一个调制掺杂量子阱（QW）结构。调制掺杂QW结构包括通过间隔层与至少一个QW隔开的电荷片。 QD-QW结构将QD嵌入在一个或多个QW中。 QD-QW结构可以包括由势垒层分开的至少一个模板/发射子结构对，模板子结构具有比发射子结构更小的尺寸QD。

36. 发明申请

WO2015017511A2 GATE WITH SELF-ALIGNED LEDGE FOR ENHANCEMENT MODE GAN TRANSISTORS 审中-公开
标题翻译：具有自对准LED的GATE增强型GAN晶体管
公开(公告)号：WO2015017511A2
公开(公告)日：2015-02-05
申请号：PCT/US2014048826
申请日：2014-07-30
申请人： EFFICIENT POWER CONVERSION CORP
发明人： CAO JIANJUN , LIDOW ALEXANDER , NAKATA ALANA
IPC分类号： H01L29/20
CPC分类号： H01L29/42316 , H01L21/283 , H01L21/28587 , H01L29/1066 , H01L29/2003 , H01L29/205 , H01L29/66462 , H01L29/7786
摘要： An enhancement-mode GaN transistor with reduced gate leakage current between a gate contact and a 2DEG region and a method for manufacturing the same. The enhancement-mode GaN transistor including a GaN layer, a barrier layer disposed on the GaN layer with a 2DEG region formed at an interface between the GaN layer and the barrier layer, and source contact and drain contacts disposed on the barrier layer. The GaN transistor further includes a p-type gate material formed above the barrier layer and between the source and drain contacts and a gate metal disposed on the p-type gate material, with wherein the p-type gate material including comprises a pair of self-aligned ledges that extend toward the source contact and drain contact, respectively.
摘要翻译：具有栅极接触和2DEG区域之间的栅极漏电流减小的增强型GaN晶体管及其制造方法。包括GaN层的增强型GaN晶体管，在GaN层上设置有形成在GaN层和阻挡层之间的界面处的2DEG区域的势垒层以及设置在阻挡层上的源极接触漏极触点。该GaN晶体管还包括形成在阻挡层之上并且在源极和漏极接触之间以及设置在p型栅极材料上的栅极金属的p型栅极材料，其中p型栅极材料包括一对自身对齐的突起分别延伸到源极接触和漏极接触。

37. 发明申请

WO2015011870A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2015011870A1
公开(公告)日：2015-01-29
申请号：PCT/JP2014/003232
申请日：2014-06-17
申请人：パナソニックIPマネジメント株式会社
发明人：金賀　渉 , 河野　広明 , 松田　慎吾 , 川島　克彦
IPC分类号： H01L21/338 , H01L21/28 , H01L29/41 , H01L29/778 , H01L29/812
CPC分类号： H01L29/7787 , H01L21/28264 , H01L29/0843 , H01L29/2003 , H01L29/41766 , H01L29/452 , H01L29/66522 , H01L29/7786
摘要：　ＦＥＴである半導体装置について、ソース電極構造を制御することにより、ｇｍ－Ｖｇｓ特性を平坦化する。　本発明の半導体装置は、半導体積層体の上に互いに間隔をおいて形成されたソース電極部及びドレイン電極と、ソース電極部とドレイン電極との間に、ソース電極部及びドレイン電極と間隔をおいて形成されたゲート電極とを有する。ソース電極部は、第１の窒化物半導体層に生成される２次元電子ガス領域と直接接触する第１のリセス電極と、ゲート電極と第１のリセス電極との間に配置され、２次元電子ガス領域との間を導通する表面電極とを有する。表面電極とリセス電極にソース電位が与えられ、表面電極のゲート・ソース間方向の幅が表面電極のゲート側端とゲート電極のソース側端との間隔の０．４倍以上である。
摘要翻译：在本发明中，半导体器件即FET的gm-Vgs特性线通过控制源电极结构而变平。该半导体装置包括：源电极部和漏电极，其形成在半导体层叠体上，彼此间隔开; 以及形成在源电极部和漏电极之间的与电极部分和漏极间隔开的栅电极。源极部包括：与在第一氮化物半导体层中产生的二维电子气区域直接接触的第一凹部电极; 以及表面电极，其设置在所述栅电极和所述第一凹部电极之间，并且与所述二维电子气区域电连接。源极电位施加到表面电极和凹陷电极，并且栅极 - 源极方向上的表面电极宽度是表面电极的栅极侧端部和源极侧端部之间的距离的至少0.4倍栅电极。

38. 发明申请

WO2015006131A1 METHOD TO FABRICATE SELF-ALIGNED ISOLATION IN GALLIUM NITRIDE DEVICES AND INTEGRATED CIRCUITS 审中-公开
标题翻译：氮化硅器件和集成电路中自对准隔离的方法
公开(公告)号：WO2015006131A1
公开(公告)日：2015-01-15
申请号：PCT/US2014/045246
申请日：2014-07-02
申请人： EFFICIENT POWER CONVERSION CORPORATION
发明人： ZHOU, Chunhua , CAO, Jianjun , LIDOW, Alexander , BEACH, Robert , NAKATA, Alana , STRITTMATTER, Robert , ZHAO, Guangyuan , KOLLURI, Seshadri , MA, Yanping , LIU, Fang Chang , CHIANG, Ming-Kun , CAO, Jiali
IPC分类号： H01L21/28
CPC分类号： H01L29/66462 , H01L21/76 , H01L21/8252 , H01L27/0605 , H01L27/088 , H01L29/2003 , H01L29/7786
摘要： A method for forming an enhancement mode GaN HFET device with an isolation area that is self-aligned to a contact opening or metal mask window. Advantageously, the method does not require a dedicated isolation mask and the associated process steps, thus reducing manufacturing costs. The method includes providing an EPI structure including a substrate, a buffer layer a GaN layer and a barrier layer. A dielectric layer is formed over the barrier layer and openings are formed in the dielectric layer for device contact openings and an isolation contact opening.
摘要翻译：一种用于形成具有与接触开口或金属掩模窗口自对准的隔离区域的增强型GaN HFET器件的方法。有利地，该方法不需要专用隔离掩模和相关联的工艺步骤，从而降低制造成本。该方法包括提供包括衬底，缓冲层，GaN层和阻挡层的EPI结构。在阻挡层上形成电介质层，并且在用于器件接触开口的电介质层和隔离接触开口中形成开口。

39. 发明申请

WO2014174550A1 窒化物半導体装置审中-公开
标题翻译：氮化物半导体器件
公开(公告)号：WO2014174550A1
公开(公告)日：2014-10-30
申请号：PCT/JP2013/002736
申请日：2013-04-23
申请人：パナソニックIPマネジメント株式会社
发明人：井腰　文智 , 山際　優人
IPC分类号： H01L21/338 , H01L29/778 , H01L29/812
CPC分类号： H01L29/778 , H01L29/0619 , H01L29/1066 , H01L29/2003 , H01L29/404 , H01L29/407 , H01L29/41758 , H01L29/66462 , H01L29/7786
摘要：　窒化物半導体装置（１）は、基板（１０１）上に形成された第１の窒化物半導体層（１０３）及び第２の窒化物半導体層（１０４）とを有する半導体積層体と、半導体積層体の上に形成されたソース電極（１０５）、ドレイン電極（１０６）及びゲート電極（１０７）と、ゲート電極（１０７）へゲート駆動信号を伝達するゲート配線（１１０）と、半導体積層体内にドレイン電極（１０６）からソース電極（１０５）への実質的な電流経路が形成されない非チャネル領域（１０９）であってドレイン電極（１０６）とゲート電極（１０７）との間、または、ドレイン電極（１０６）とゲート配線（１１０）との間における半導体積層体の上に配置された第１のシールド構造体（１１１）とを備え、第１のシールド構造体（１１１）はノーマリーオフ型構造であり、半導体積層体からの電流を抑制し、かつ、ソース電極（１０５）と実質的に同電位に設定されている。
摘要翻译：该氮化物半导体器件（1）具有：形成在基板（101）上的第一氮化物半导体层（103）和第二氮化物半导体层（104）的半导体层叠体。源电极（105），漏电极（106）和形成在半导体层叠体上的栅电极（107）将栅极驱动信号发送到栅电极的栅极布线（110）; 以及第一屏蔽结构（111），其形成在所述半导体层叠体内的非沟道区域（109）中，其中在所述半导体层叠体内没有形成从所述漏极（106）到所述源电极（105）的实质电流路径漏电极（106）和栅电极（107），或者在漏电极（106）和栅极布线（110）之间的半导体层叠体上。第一屏蔽结构（111）是抑制来自半导体层叠体的电流的常关结构，并且被设定为与源电极（105）大致相同的电位。

40. 发明申请

WO2014167825A1 ＨＥＭＴを備えた半導体装置审中-公开
标题翻译：具有HEMT的半导体器件
公开(公告)号：WO2014167825A1
公开(公告)日：2014-10-16
申请号：PCT/JP2014/001980
申请日：2014-04-07
申请人：株式会社デンソー
发明人：小山　和博
IPC分类号： H01L21/338 , H01L21/336 , H01L29/41 , H01L29/778 , H01L29/78 , H01L29/812
CPC分类号： H01L29/7786 , H01L29/1029 , H01L29/2003 , H01L29/4236 , H01L29/42376 , H01L29/7787
摘要：　半導体装置は、第１半導体層（４）と、前記第１半導体層とヘテロ接合し、第１－２次元電子ガス層（６ａ）を生成する第２半導体層（３）と、前記第１半導体層に形成されたゲートリセス（７）と、前記ゲートリセスの壁面に配置された絶縁膜（８）と、前記絶縁膜上に配置されたゲート電極（９）とを備えるノーマリオフ型のＨＥＭＴを有する。前記ゲートリセスは、底面側の幅が開口部側より狭い。前記ゲート電極は、前記ゲートリセスの側面に沿って配置される。前記ゲート電極にゲート電圧が印加されたとき、前記第２半導体層には第２－２次元電子ガス層（６ｂ）が前記第１－２次元電子ガス層の一部とオーバーラップして生成される。
摘要翻译：该半导体器件具有常闭HEMT，其设置有：第一半导体层（4）; 第二半导体层（3），与第一半导体层形成异质结，并产生第一二维电子气层（6a）; 形成在所述第一半导体层中的栅极凹部（7）绝缘膜（8），设置在所述栅极凹槽的壁表面上; 以及设置在绝缘膜上的栅电极（9）。闸口凹部的底面侧的宽度比开口侧的宽度小。栅电极沿着栅极凹槽的侧表面设置。当对栅电极施加栅极电压时，通过重叠第一二维电子气层的一部分，在第二半导体层中产生第二二维电子气层（6b）。

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