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31. 发明申请

WO2011145253A1 接合型電界効果トランジスタ、その製造方法及びアナログ回路审中-公开
标题翻译：连接场效应晶体管，其制造方法和模拟电路
公开(公告)号：WO2011145253A1
公开(公告)日：2011-11-24
申请号：PCT/JP2011/001814
申请日：2011-03-28
申请人：パナソニック株式会社 , 松永朋弘 , 佐野恒一郎
发明人：松永　朋弘 , 佐野　恒一郎
IPC分类号： H01L21/337 , H01L21/8232 , H01L27/06 , H01L29/417 , H01L29/808
CPC分类号： H01L29/808 , H01L29/0696 , H01L29/66901 , H03F3/1935 , H03F3/45381 , H03F3/50
摘要：　本発明に係るＪＦＥＴ（５０）は、ｐ型半導体基板（１）と、ｐ型半導体基板（１）の表面に形成されているｎ型チャネル領域（３）と、ｎ型チャネル領域（３）内に形成されており、ｎ型チャネル領域（３）よりも不純物濃度の高いｎ型埋め込み領域（４）と、ｎ型チャネル領域（３）の表面に形成されているｐ型ゲート領域（６）と、ｎ型チャネル領域（３）の表面に、ｐ型ゲート領域（６）を挟むように形成されているｎ型ドレイン／ソース領域（７）及びｎ型ドレイン／ソース領域（８）とを備え、ｎ型埋め込み領域（４）は、ｎ型ドレイン／ソース領域（７）及びｎ型ドレイン／ソース領域（８）の一方の下方に形成されており、他方の下方に形成されていない。
摘要翻译：公开了一种JFET（50），其具有：p型半导体衬底（1）; 形成在p型半导体衬底（1）的前表面上的n型沟道区（3）; n型嵌入区域（4），其形成在n型沟道区域（3）中，其杂质浓度高于n型沟道区域（3）的杂质浓度; 形成在所述n型沟道区域（3）的前表面上的p型栅极区域（6）; 以及n型漏极/源极区（7）和n型漏极/源极区（8），其形成在n型沟道区（3）的前表面上，所述区具有p型栅极区域（6）。 n型嵌入区域（4）形成在n型漏极/源极区域（7）和n型漏极/源极区域（8）的下方，并且不形成在其他区域的下方。

32. 发明申请

WO2008118824A3 SIGNALING CIRCUIT AND METHOD FOR INTEGRATED CIRCUIT DEVICES AND SYSTEMS 审中-公开
标题翻译：用于集成电路设备和系统的信号电路和方法
公开(公告)号：WO2008118824A3
公开(公告)日：2009-05-07
申请号：PCT/US2008057943
申请日：2008-03-21
申请人： DSM SOLUTIONS INC , KAPOOR ASHOK K
发明人： KAPOOR ASHOK K
IPC分类号： G06F13/40 , H01L21/331 , H01L21/8248 , H01L27/06 , H01L29/73 , H01L29/808 , H03K19/0175
CPC分类号： H01L21/8248 , H01L27/0623 , H01L29/0692 , H01L29/0804 , H01L29/1004 , H01L29/66272 , H01L29/66901 , H01L29/732 , H01L29/808 , H03K5/2418 , H03K19/001 , H04L25/0264
摘要： Integrated circuit systems and semiconductor devices for generating, transmitting, receiving and manipulating clock and/or data signals. Semiconductor device including clock circuit having FETs and clock driver circuit having BJT. System and devices may include translator circuit translating signals with lower voltage swing into signals with higher voltage swing and circuit block operating at higher voltage swing. Wiring networks for communicating signals between individual circuits or system components. Integrated circuit device can include a BJT having first base electrode comprising semiconductor material doped to first conductivity type formed on and in contact with surface of semiconductor substrate and separated from emitter electrode by separation space. First base region can be formed in substrate below emitter electrode and include first portion of substrate doped to first conductivity type. Second base region can be formed in substrate below separation space and can include second portion of substrate doped to first conductivity type.
摘要翻译：用于生成，发送，接收和操纵时钟和/或数据信号的集成电路系统和半导体器件。包括具有FET的时钟电路和具有BJT的时钟驱动器电路的半导体器件。系统和设备可以包括转换器电路将具有较低电压摆幅的信号转换成具有较高电压摆幅的信号，并且在更高的电压摆幅下操作电路块。用于在各个电路或系统组件之间传送信号的接线网络。集成电路器件可以包括具有第一基极的BJT，该第一基极包括掺杂到第一导电类型的半导体材料，该半导体材料形成在半导体衬底的表面上并与半导体衬底的表面接触，并且通第一基区可以形成在发射极电极下方的衬底中，并且包括掺杂到第一导电类型的衬底的第一部分。第二基区可以形成在分离空间下方的衬底中，并且可以包括掺杂到第一导电类型的衬底的第二部分。

33. 发明申请

WO2008137317A1 SEMICONDUCTOR DEVICE HAVING STRAIN-INDUCING SUBSTRATE AND FABRICATION METHODS THEREOF 审中-公开
标题翻译：具有应变诱导基板的半导体器件及其制造方法
公开(公告)号：WO2008137317A1
公开(公告)日：2008-11-13
申请号：PCT/US2008/061198
申请日：2008-04-23
申请人： DSM SOLUTIONS, INC. , KAPOOR, Ashok, K.
发明人： KAPOOR, Ashok, K.
IPC分类号： H01L29/808 , H01L21/337
CPC分类号： H01L29/808 , H01L29/1029 , H01L29/66901
摘要： A semiconductor device (10) includes a semiconductor substrate (12) that includes a substrate layer having a first composition of semiconductor material. A source region (20), drain region (40), and a channel region (60) are formed in the substrate, with the drain region (20) spaced apart from the source region (40) and the gate region (30) abutting the channel region (60). The channel region (60) includes a channel layer (62) having a second composition of semiconductor material. Additionally, the substrate layer abuts the channel layer (62) and applies a stress to the channel region (62) along a boundary between the substrate layer and the channel layer (62).
摘要翻译：半导体器件（10）包括半导体衬底（12），其包括具有半导体材料的第一组成的衬底层。源极区域（20），漏极区域（40）和沟道区域（60）形成在衬底中，漏极区域（20）与源极区域（40）隔开并且栅极区域（30）邻接通道区域（60）。沟道区（60）包括具有半导体材料的第二组成的沟道层（62）。此外，衬底层邻接通道层（62）并且沿着衬底层和沟道层（62）之间的边界向沟道区域（62）施加应力。

34. 发明申请

WO2008137304A1 JFET DEVICE WITH IMPROVED OFF-STATE LEAKAGE CURRENT AND METHOD OF FABRICATION 审中-公开
标题翻译：具有改进的非状态泄漏电流的JFET器件和制造方法
公开(公告)号：WO2008137304A1
公开(公告)日：2008-11-13
申请号：PCT/US2008/061095
申请日：2008-04-22
申请人： DSM SOLUTIONS, INC. , SAHA, Samar, K. , KAPOOR, Ashok, K.
发明人： SAHA, Samar, K. , KAPOOR, Ashok, K.
IPC分类号： H01L29/808 , H01L21/337
CPC分类号： H01L29/808 , H01L29/66901
摘要： A junction field effect transistor comprises a semiconductor substrate (90). A first impurity region (20) of a first conductivity type is formed in the substrate. A second impurity region (40) of the first conductivity type is formed in the substrate and spaced apart from the first impurity region. A channel region (60) of the first conductivity type is formed between the first and second impurity regions (20, 40). A gate region (30) of a second conductivity type is formed in the substrate (90) between the first and second impurity regions (20, 40). A gap region (52a) is formed in the substrate between the gate region (30) and the first impurity region (20) such that the first impurity region (20) is spaced apart from the gate region (30).
摘要翻译：结型场效应晶体管包括半导体衬底（90）。在衬底中形成第一导电类型的第一杂质区（20）。第一导电类型的第二杂质区（40）形成在衬底中并与第一杂质区隔开。第一导电类型的沟道区（60）形成在第一和第二杂质区（20,40）之间。在第一和第二杂质区域（20,40）之间的衬底（90）中形成第二导电类型的栅极区域（30）。在栅极区域（30）和第一杂质区域（20）之间的衬底中形成间隙区域（52a），使得第一杂质区域（20）与栅极区域（30）间隔开。

35. 发明申请

WO2008134148A1 JUNCTION FIELD EFFECT TRANSISTORS IN GERMANIUM AND SILICON-GERMANIUM ALLOYS AND METHOD FOR MAKING AND USING 审中-公开
标题翻译：锗和锗 - 锗合金中的结型场效应晶体管及其制造和使用方法
公开(公告)号：WO2008134148A1
公开(公告)日：2008-11-06
申请号：PCT/US2008/057945
申请日：2008-03-21
申请人： DSM SOLUTIONS, INC. , KAPOOR, Ashok Kumar , VORA, Madhukar B. , ZHANG, Weimin , SONKUSALE, Sachin R. , LIU, Yujie
发明人： KAPOOR, Ashok Kumar , VORA, Madhukar B. , ZHANG, Weimin , SONKUSALE, Sachin R. , LIU, Yujie
IPC分类号： H01L29/16 , H01L29/161 , H01L29/808 , H01L21/337 , H01L29/10 , H01L29/08 , H01L21/225 , H01L29/165 , H01L29/45 , H01L29/06 , H01L21/762 , H01L21/761
CPC分类号： H01L29/66901 , H01L21/2257 , H01L21/761 , H01L21/76224 , H01L29/0653 , H01L29/0843 , H01L29/1066 , H01L29/1075 , H01L29/16 , H01L29/161 , H01L29/165 , H01L29/45 , H01L29/808 , H01L29/8086
摘要： Junction field effect transistors (JFET) formed in substrates containing germanium. JFETs having polycrystalline semiconductor surface contacts (562, 530, 560, 532) with self-aligned suicide (580) formed thereon and self-aligned source, drain and gate regions (520, 522,540) formed by thermal drive-in of impurities from surface contacts into the substrate, and implanted link regions (522, 526). Others have a polycrystalline semiconductor gate surface contact and metal back gate, source and drain contacts and a metal surface contact to the gate surface contact with implanted source and drains and a self -aligned gate region. JFETs having a polycrystalline semiconductor gate surface contact and metal back gate, source and drain contacts and a metal surface contact to the- gate surface contact with implanted source and drains and a self-aligned gate region and suicide formed on the top of the source, drain and back gate contacts and on top of the gate polycrystalline semiconductor gate contact to which the metal surface contacts make electrical contact.
摘要翻译：在包含锗的衬底中形成的结型场效应晶体管（JFET）。具有在其上形成有自对准硅化物（580）的多晶半导体表面接触（562,530,560,532）的JFET，以及通过来自表面的杂质的热传导形成的自对准源极，漏极和栅极区域（520,522,540）接触到衬底中，以及植入的链接区域（522,526）。其他具有多晶半导体栅极表面接触和金属后栅极，源极和漏极接触以及与栅极表面接触的金属表面接触与注入源和漏极以及自对准栅极区域。具有多晶半导体栅极表面接触和金属背栅极，源极和漏极接触以及与栅极表面的金属表面接触的JFET与植入源和漏极接触，并且形成在源的顶部上的自对准栅极区域和硅化物，漏极和后栅极触点，并且在栅极多晶半导体栅极触点的顶部与金属表面接触形成电接触。

36. 发明申请

WO2008128007A2 LOW NOISE JFET 审中-公开
标题翻译：低噪声JFET
公开(公告)号：WO2008128007A2
公开(公告)日：2008-10-23
申请号：PCT/US2008/059973
申请日：2008-04-11
申请人： TEXAS INSTRUMENTS INCORPORATED , HAO, Pinghai , KHAN, Imran , TROGOLO, Joe
发明人： HAO, Pinghai , KHAN, Imran , TROGOLO, Joe
IPC分类号： H01L29/80
CPC分类号： H01L29/8086 , H01L29/66901 , H01L29/808
摘要： A low noise (1/f) junction field effect transistor (JFET) and method are disclosed. A buried layer of first conductivity type is formed in a substrate (102). An epitaxial layer of second conductivity type is formed over the substrate (103). First well regions of first conductivity type are formed in the epitaxial layer down to the bottom gate (106); and a second well region of second conductivity type is formed between the first well regions (108). Isolation regions are formed in the surface of the epitaxial layer (110). A first Vt region of first conductivity type is formed in the second well region between first and second isolation regions (112); and a second Vt region of second conductivity type is formed in the first Vt region (114), the first Vt region being deeper than the second Vt region. A source region and a drain region of first conductivity type are formed in the first Vt region (118).
摘要翻译：公开了一种低噪声（1 / f）结场效应晶体管（JFET）和方法。在衬底（102）中形成第一导电类型的掩埋层。在衬底（103）上形成第二导电类型的外延层。第一导电类型的第一阱区在外延层中形成到底栅（106）下方; 并且在第一阱区（108）之间形成第二导电类型的第二阱区。在外延层（110）的表面形成隔离区域。在第一和第二隔离区域（112）之间的第二阱区域中形成第一导电类型的第一Vt区域; 并且在第一Vt区域（114）中形成第二导电类型的第二Vt区域，第一Vt区域比第二Vt区域深。在第一Vt区域（118）中形成有第一导电类型的源极区域和漏极区域。

37. 发明申请

WO2008057814A2 DEVICE WITH PATTERNED SEMICONDUCTOR ELECTRODE STRUCTURE AND METHOD OF MANUFACTURE 审中-公开
标题翻译：具有图形半导体电极结构的器件及其制造方法
公开(公告)号：WO2008057814A2
公开(公告)日：2008-05-15
申请号：PCT/US2007/082775
申请日：2007-10-29
申请人： DSM SOLUTIONS, INC. , VORA, Madhukar, B.
发明人： VORA, Madhukar, B.
CPC分类号： H01L27/0623 , H01L21/02071 , H01L21/28525 , H01L21/32134 , H01L21/32137 , H01L21/76897 , H01L21/823807 , H01L21/823828 , H01L21/823842 , H01L21/823878 , H01L21/8249 , H01L27/0922 , H01L27/098 , H01L29/66901 , H01L29/78
摘要： A method of forming a semiconductor device can include forming a first layer of semiconductor material in contact with a first area of a substrate. The first area can be adjacent to at least one electrical isolation structure that extends into the substrate and has a top portion extending above a surface of the substrate. The method can also include etching, with a degree of anisotropy, the first layer to form at least a first structure in contact with the first area. Further, in a step separate from the etching step, retention of residual semiconductor material at a junction of the substrate and the at least one electrical isolation structure can be prevented.
摘要翻译：形成半导体器件的方法可以包括形成与衬底的第一区域接触的第一半导体材料层。第一区域可以与延伸到衬底中的至少一个电隔离结构相邻，并且具有在衬底的表面上方延伸的顶部部分。该方法还可以包括具有一定程度的各向异性的蚀刻，第一层以形成与第一区域接触的至少第一结构。此外，在与蚀刻步骤分离的步骤中，可以防止残留半导体材料在基板和至少一个电隔离结构的接合处的保留。

38. 发明申请

WO2008055095A2 JUNCTION ISOLATED POLY-SILICON GATE JFET 审中-公开
标题翻译：结隔离多晶硅栅极JFET
公开(公告)号：WO2008055095A2
公开(公告)日：2008-05-08
申请号：PCT/US2007/082815
申请日：2007-10-29
申请人： DSM SOLUTIONS, INC. , VORA, Madhukar, B.
发明人： VORA, Madhukar, B.
IPC分类号： H01L21/337 , H01L29/808 , H01L21/761 , H01L27/098
CPC分类号： H01L29/808 , H01L27/098 , H01L29/66901
摘要： An integrated Junction Field Effect Transistor is disclosed which is much smaller and much less expensive to fabricate because it does not use Shallow Trench Isolation or field oxide in the semiconductor substrate to isolate separate transistors. Instead, a layer of insulating material is formed on the top surface of said substrate, and interconnect trenches are etched in said insulating layer which do not go all the way down to the semiconductor substrate. Contact openings are etched in the insulating layer all the way down to the semiconductor layer. Doped poly-silicon is formed in the contact openings and interconnect trenches and silicide is formed on tops of the poly-silicon. This contact and interconnect structure applies to any integrated transistor. The integrated JFET disclosed herein does not use STI or field oxide and uses junction isolation. A conventional JFET is built in a P- well. The P- well is encapsulated in an N-well which is implanted into the substrate. Separate contacts to the P-well, N-well and substrate are formed as well as to the source, drain and gate so that the device can be isolated by reverse-biasing a PN junction. Operating voltage is restricted to less than 0.7 volts to prevent latching.
摘要翻译：公开了一种集成结型场效应晶体管，其制造要小得多，成本更低，因为它不在半导体衬底中使用浅沟槽隔离或场氧化物来隔离单独的晶体管。相反，在所述衬底的顶表面上形成绝缘材料层，并且在所述绝缘层中蚀刻互连沟槽，所述绝缘层不会完全向下到达半导体衬底。接触开口在绝缘层中一直被蚀刻到半导体层。掺杂的多晶硅形成在接触开口和互连沟槽中，硅化物形成在多晶硅的顶部。该接触和互连结构适用于任何集成晶体管。本文公开的集成JFET不使用STI或场氧化物并且使用结隔离。传统的JFET内置在P阱中。 P-阱被封装在植入衬底中的N阱中。形成与P阱，N阱和衬底的单独接触以及源极，漏极和栅极，使得可以通过反向偏置PN结来隔离器件。工作电压限制在小于0.7伏，以防止锁定。

39. 发明申请

WO2004112150A1 電界効果トランジスタ审中-公开
标题翻译：场效应晶体管
公开(公告)号：WO2004112150A1
公开(公告)日：2004-12-23
申请号：PCT/JP2004/007397
申请日：2004-05-21
申请人：住友電気工業株式会社 , 藤川一洋 , 原田真 , 松波弘之 , 木本恒暢
发明人：藤川一洋 , 原田真 , 松波弘之 , 木本恒暢
IPC分类号： H01L29/808
CPC分类号： H01L29/66901 , H01L29/0634 , H01L29/1608 , H01L29/808
摘要：ＳｉＣ単結晶基板（１）上に、電界緩和層（１２）およびｐ-型バッファ層（２）が形成されている。電界緩和層（１２）は、ｐ-型バッファ層（２）とＳｉＣ単結晶基板（１）との間においてＳｉＣ単結晶基板（１）と接するように形成されている。ｐ-型バッファ層（２）上にはｎ型半導体層（３）が形成されている。ｎ型半導体層（３）上にはｐ型半導体層（１０）が形成されている。ｐ型半導体層（１０）の中には、所定の間隔を隔ててｎ+型ソース領域層（４）およびｎ+型ドレイン領域層（５）が形成されている。ｎ+型ソース領域層（４）とｎ+型ドレイン領域層（５）とによって挟まれたｐ型半導体層（１０）の領域の部分には、ｐ+型ゲート領域層（６）が形成されている。
摘要翻译：在SiC单晶衬底（1）上形成电场调节层（12）和p型缓冲层（2）。在p型缓冲层（2）和与SiC单晶衬底（1）接触的SiC单晶衬底（1）之间形成电场调节层（12）。在p型缓冲层（2）上形成n型半导体层（3）。在n型半导体层（3）上形成p型半导体层（10）。在p型半导体层（10）内以一定的距离形成n +型源极区（4）和n +型漏极区（5）。在位于n +型源区域层（4）和n +型源区域层（4）之间的p型半导体层（10）的一部分中形成p +型栅极区域层（6）型漏极区域层（5）。

40. 发明申请

WO9428577A3 Method of producing a structure with narrow line width and devices obtained 审中-公开
标题翻译：制造线宽窄的结构体的制造方法
公开(公告)号：WO9428577A3
公开(公告)日：1995-02-16
申请号：PCT/US9405880
申请日：1994-05-20
申请人： HARRIS CORP
发明人： DELGADO JOSE AVELINO , GAUL STEPHEN JOSEPH
IPC分类号： H01L21/033 , H01L21/3213 , H01L21/331 , H01L21/336 , H01L21/337 , H01L29/10 , H01L29/417 , H01L29/423 , H01L29/78 , H01L29/808 , H01L21/28 , G01L21/337
CPC分类号： H01L29/66606 , H01L21/0337 , H01L21/32139 , H01L29/1058 , H01L29/1066 , H01L29/41775 , H01L29/42376 , H01L29/66272 , H01L29/66901 , H01L29/7833 , H01L29/808 , Y10S438/981
摘要： In a sub-micron line width process, a first layer of polysilicon (13) is patterned into lines (1, 2) spaced a predetermined distance. An oxide layer (11) is deposited. A second layer of polysilicon (14) is deposited on the insulating layer. A gate contact (19) or emitter contact (35) is formed from the second polysilicon layer (14). The gate (19) or emitter (35) is spaced from the lines (1, 2) a distance approximately equal to the thickness of the second polysilicon layer (14).

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