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21. 发明申请

WO03015161A3 METHOD FOR FABRICATING A SEMICONDUCTOR PRODUCT 审中-公开
标题翻译：一种用于生产半导体产品
公开(公告)号：WO03015161A3
公开(公告)日：2003-09-25
申请号：PCT/EP0208484
申请日：2002-07-30
申请人： INFINEON TECHNOLOGIES AG , GRAF WERNER , KIESLICH ALBRECHT
发明人： GRAF WERNER , KIESLICH ALBRECHT
IPC分类号： H01L21/8239 , H01L21/8242 , H01L27/105
CPC分类号： H01L27/10894 , H01L27/105 , H01L27/1052 , H01L27/10873
摘要： The invention relates to a method for integrating field-effect transistors for memory and logic applications in a semiconductor substrate (22). According to said method, the gate dielectric (2) and a semiconductor layer (4) are firstly deposited, on the whole surface thereof, both in the logic and memory areas (6) and (8). The gate electrodes (12) are first of all formed in the memory area (8) from these layers. The source and drain regions (56) are implanted and the memory area (8) is coated with an insulating material (20) in a planarized manner. Only then are the gate electrodes (21) formed in the logic area from the semiconductor layer (4) and the gate dielectric (2).
摘要翻译：它提出了一种用于集成Feldeffekttransi打扰的用于存储和Logikanwendungenin的半导体衬底（22）的方法，其中首先将Gatedie-lektrikum（2）和（4）中的半导体层两者的逻辑和存储器区域（6）和（8）被沉积在整个表面上。对于这些层，首先形成于存储区域（8），所述源和漏区（56）被注入的栅电极（12）和所述存储区域（8）用绝缘材料（20）覆盖的平坦化。从半导体层（4）和在逻辑区域中的栅极电介质（2）上形成的栅极电极（21）随后仅。

22. 发明申请

WO2003015132A2 DUAL LAYER HARD MASK FOR EDRAM GATE ETCH PROCESS 审中-公开
标题翻译：用于EDRAM栅极蚀刻工艺的双层硬掩模
公开(公告)号：WO2003015132A2
公开(公告)日：2003-02-20
申请号：PCT/EP2002/008784
申请日：2002-08-06
申请人： INFINEON TECHNOLOGIES AG , INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人： DOBUZINSKY, David, Mark , KHAN, Babar, Ali , LIU, Joyce, C. , WENSLEY, Paul , YU, Chienfan
IPC分类号： H01L21/00
CPC分类号： H01L27/10894 , H01L21/32139 , H01L21/76897 , H01L21/823437 , H01L21/823475 , H01L27/10873
摘要： A method of fabricating an integrated circuit chip having a first region of a first layout rule and a second region of a second layout rule. The method includes using a first material to establish a first hard mask pattern in only the first region and using a second material to establish a second hard mask pattern on top of the first hard mask pattern. The second material is additionally used to establish a third hard mask pattern in the second region.
摘要翻译：制造具有第一布局规则的第一区域和第二布局规则的第二区域的集成电路芯片的方法。该方法包括使用第一材料来仅在第一区域中建立第一硬掩模图案并且使用第二材料在第一硬掩模图案的顶部上建立第二硬掩模图案。第二种材料还用于在第二个区域建立第三个硬掩模图案。

23. 发明申请

WO03005447A2 STRUCTURE AND METHOD OF FABRICATING EMBEDDED VERTICAL DRAM ARRAYS WITH SILICIDED BITLINE AND POLYSILICON INTERCONNECT 审中-公开
标题翻译：硅化双线和多晶硅互连嵌入式垂直DRAM阵列的结构和制作方法
公开(公告)号：WO03005447A2
公开(公告)日：2003-01-16
申请号：PCT/GB0202961
申请日：2002-06-27
申请人： IBM , IBM UK , INFINEON TECHNOLOGIES AG
发明人： DIVAKARUNI RAMACHANDRA , GRUENING ULRIKE , MANDELMAN JACK , NESBIT LARRY , RADENS CARL
IPC分类号： H01L21/8234 , H01L21/8242 , H01L27/088 , H01L27/108
CPC分类号： H01L27/10891 , H01L27/10864 , H01L27/10876 , H01L27/10894
摘要： A structure and process for fabricating embedded vertical DRAM cells includes fabricating vertical MOSFET DRAM cells with silicided polysilicon layers in the array regions, the landing pad and/or interconnect structures, the support source and drain regions and/or the gate stack. The process eliminates the need for a M0 metallization layer.
摘要翻译：用于制造嵌入式垂直DRAM单元的结构和工艺包括在阵列区域，连接焊盘和/或互连结构，支撑源极和漏极区域和/或栅极堆叠中制造具有硅化多晶硅层的垂直MOSFET DRAM单元。该工艺消除了对M0金属化层的需求。

24. 发明申请

WO02056383A1 SEMICONDUCTOR STORAGE DEVICE AND ITS MANUFACTURING METHOD 审中-公开
标题翻译：半导体存储器件及其制造方法
公开(公告)号：WO02056383A1
公开(公告)日：2002-07-18
申请号：PCT/JP2001/011672
申请日：2001-12-28
IPC分类号： H01L27/10 , H01L21/02 , H01L21/8242 , H01L21/8246 , H01L27/105 , H01L27/108
CPC分类号： H01L27/10894 , H01L27/10885 , H01L28/55 , H01L28/60 , Y10S257/905 , Y10S257/908
摘要： A memory cell of a DRAM that is a semiconductor storage device has a bit line (21a) connected to a bit line plug (20b) and a local wiring (21b) on a first interlayer insulation film (18). The side face of a hard mask (37), an upper barrier metal (36), a Pt film, and a BST film (34) is overlaid with a conductor side wall (40) made of TiAlN. No contact is provided on the Pt film (35) which constitutes an upper electrode (35a), but the upper electrode (35a) is connected to an upper layer wiring (Cu wiring 42) by a conductor side wall (40), dummy lower electrode (33b), a dummy cell plug (30), and a local wiring (21b). Since the Pt film (35) is not exposed to a reductive atmosphere, a capacitor insulation film (34a) is prevented from deteriorating in characteristics.
摘要翻译：作为半导体存储装置的DRAM的存储单元具有连接到第一层间绝缘膜（18）上的位线插头（20b）和局部布线（21b）的位线（21a）。硬掩模（37），上阻挡金属（36），Pt膜和BST膜（34）的侧面与由TiAlN制成的导体侧壁（40）重叠。在构成上电极（35a）的Pt膜（35）上没有提供接触，但是上电极（35a）通过导体侧壁（40）连接到上层布线（Cu布线42），虚拟下部电极（33b），虚拟电池插头（30）和局部布线（21b）。由于Pt膜（35）没有暴露于还原气氛中，所以防止电容器绝缘膜（34a）的特性劣化。

25. 发明申请

WO0199194A2 SEMICONDUCTOR ARRANGEMENT 审中-公开
标题翻译：半导体安排
公开(公告)号：WO0199194A2
公开(公告)日：2001-12-27
申请号：PCT/US0119242
申请日：2001-06-14
申请人： INFINEON TECHNOLOGIES CORP
发明人： REITHINGER MANFRED , KILLIAN MIKE , FRANKOWSKY GERD , TERLETZKI HARTMUND , STAHL ERNST , KIEHL OLIVER , VOGELSANG THOMAS , MUELLER GERHARD
IPC分类号： H01L21/8242 , H01L23/50 , H01L23/538 , H01L25/18 , H01L27/105 , H01L27/10 , H01L21/78 , H01L23/528
CPC分类号： H01L25/18 , H01L23/50 , H01L23/5382 , H01L27/105 , H01L27/10894 , H01L2924/0002 , H01L2924/00
摘要： A semiconductor packaging arrangement, or module, includes a printed circuit board having an electrical interconnect thereon and a semiconductor package mounted to the printed circuit board. The semiconductor package includes a fractional portion of a semiconductor wafer having a plurality of integrated circuit chips thereon, such chips being separated by regions in the fractional portion of the wafer. The fractional portion of the wafer has a plurality of electrical contacts electrically connected to the chips. The package also includes a dielectric member having an electrical conductor thereon. The electrical conductor are electrically connected to the plurality of electrical contacts of the plurality of chips to electrically interconnect such plurality of chips with portions of the electrical conductor spanning the regions in the fractional portion of the wafer. A connector is provided for electrically connecting the electrical conductor of the package to the electrical interconnect of the printed circuit board.
摘要翻译：半导体封装装置或模块包括其上具有电互连的印刷电路板和安装到印刷电路板的半导体封装。半导体封装包括其上具有多个集成电路芯片的半导体晶片的分数部分，这些芯片由晶片的部分部分中的区域分开。晶片的分数部分具有电连接到芯片的多个电触点。封装还包括其上具有电导体的电介质构件。电导体电连接到多个芯片的多个电触点，以将这种多个芯片与穿过晶片的分数部分中的区域的电导体的部分电互连。提供一种用于将封装的电导体电连接到印刷电路板的电互连的连接器。

26. 发明申请

WO01080318A1 SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THEREOF 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO01080318A1
公开(公告)日：2001-10-25
申请号：PCT/JP2000/002445
申请日：2000-04-14
IPC分类号： H01L21/02 , H01L21/768 , H01L21/8242 , H01L27/108
CPC分类号： H01L21/76802 , H01L21/3185 , H01L21/76816 , H01L21/76834 , H01L27/10814 , H01L27/10817 , H01L27/10852 , H01L27/10855 , H01L27/10885 , H01L27/10894 , H01L27/10897 , H01L28/90 , H01L28/91 , H01L2924/0002 , H01L2924/00
摘要： A method of manufacturing a semiconductor device includes a step of forming an etch stop insulating film (18) covering at least the side surface of a wiring (16) in a first region (2) and covering a conductive plug (15b) of a first step in a second region (3), a step of forming insulating films (20, 28) on the etch stop insulating film (18) and the wiring (16), a step of etching a part of the insulating films (20, 28) until the etch stop insulating film (18) is exposed to form a hole (28) on the conductive plug (15b) of the first step, a step of selectively etching the etch stop insulating film (18) through the hole (28) to expose the upper surface of the plug (15b) of the first step, and then forming a conductive plug (31a) of the second step in the hole (28).
摘要翻译：制造半导体器件的方法包括形成覆盖第一区域（2）中的布线（16）的至少侧表面并覆盖第一区域（2）的导电插塞（15b）的蚀刻停止绝缘膜（18）的步骤，在第二区域（3）中的步骤，在蚀刻停止绝缘膜（18）和布线（16）上形成绝缘膜（20,28）的步骤，蚀刻绝缘膜（20,28）的一部分）直到蚀刻停止绝缘膜（18）暴露，以在第一步骤的导电插塞（15b）上形成孔（28），通过孔（28）选择性地蚀刻蚀刻停止绝缘膜（18）的步骤，露出第一步骤的插头（15b）的上表面，然后在孔（28）中形成第二步骤的导电插头（31a）。

27. 发明申请

WO01041211A1 SEMICONDUCTOR DEVICE 审中-公开
标题翻译：半导体器件
公开(公告)号：WO01041211A1
公开(公告)日：2001-06-07
申请号：PCT/JP2000/008424
申请日：2000-11-29
IPC分类号： G11C11/4097 , H01L21/8242 , H01L27/108 , G11C11/401
CPC分类号： H01L27/10894 , G11C11/4097 , H01L27/10897
摘要： As a technique for leading out data lines from a sub-memory array (SMA) to sense amplifiers (SA) when the sense amplifiers are arranged alternately, adjacent two data lines in the sub-memory array or two data lines sandwiching adjacent two data lines are connected to adjacent two sense amplifiers. More specifically, an even number (0, 2, 4, ...) of data lines are sandwiched between the data lines connected to two adjacent sense amplifiers. Thus disconnection and short circuit at the connection of a sense amplifier block and the sub-memory array are avoided, and the layout is facilitated.
摘要翻译：作为用于当读出放大器交替布置时从子存储器阵列（SMA）引导数据线到读出放大器（SA）的技术，相邻的子存储器阵列中的两条数据线或两条数据线夹在相邻的两条数据线连接到相邻的两个读出放大器。更具体地说，连接到两个相邻读出放大器的数据线之间夹有偶数（0,2,4，...）数据线。因此，避免了在读出放大器块和子存储器阵列的连接处的断开和短路，并且便于布局。

28. 发明申请

WO2014181815A1 半導体装置の製造方法审中-公开
标题翻译：制造半导体器件的方法
公开(公告)号：WO2014181815A1
公开(公告)日：2014-11-13
申请号：PCT/JP2014/062317
申请日：2014-05-08
申请人：ピーエスフォールクスコエスエイアールエル , 迫信行 , 蓮沼英司 , 大塚啓介
发明人：迫　信行 , 蓮沼　英司 , 大塚　啓介
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L27/10894 , H01L21/31144 , H01L21/32139 , H01L27/10852 , H01L28/92
摘要：　半導体装置の製造方法は、半導体基板の上に、上面及び側面を有する突出部を含む導電層を形成し、導電層の上に、プレート電極層、マスク層及びホトレジスト層をコンフォーマルに順次形成し、ホトレジスト層の突出部の上面及び側面に対向する部分を残留させるように、ホトレジスト層をパターニングしてマスク層の一部を露出させ、パターニングされたホトレジスト層をマスクとしてマスク層をエッチングし、マスク層の露出部分を除去するととともに、それによって形成されるマスク層の縁部を後退させ、エッチング後に残るマスク層をマスクとしてプレート電極層をエッチングする。
摘要翻译：一种制造半导体器件的方法，其中：在半导体衬底上形成包括具有顶面和侧面的突出部分的导电层; 在导电层上依次形成平板电极层，掩模层和光致抗蚀剂层; 图案化光致抗蚀剂层以暴露掩模层的一部分，使得光致抗蚀剂层的面向突出部分的顶面和侧面的部分被保留; 使用图案化的光致抗蚀剂层作为掩模蚀刻掩模层; 去除掩模层的暴露部分; 使如此形成的掩模层的边缘部分后退; 并且蚀刻后残留的掩模层用作蚀刻平板电极层的掩模。

29. 发明申请

WO2014156923A1 半導体装置の製造方法审中-公开
标题翻译：半导体器件的制造方法
公开(公告)号：WO2014156923A1
公开(公告)日：2014-10-02
申请号：PCT/JP2014/057680
申请日：2014-03-20
申请人：ピーエスフォールクスコエスエイアールエル , 森脇嘉一
发明人：森脇　嘉一
IPC分类号： H01L21/8242 , H01L21/3205 , H01L21/3213 , H01L21/768 , H01L21/8234 , H01L21/8238 , H01L23/522 , H01L27/088 , H01L27/092 , H01L27/108
CPC分类号： H01L21/82385 , H01L21/02532 , H01L21/02592 , H01L21/3212 , H01L21/823437 , H01L21/823456 , H01L21/823842 , H01L22/26 , H01L27/088 , H01L27/10894 , H01L27/10897
摘要：　半導体基板上の周辺回路領域に、第１の高誘電膜とＮＭＯＳゲートメタルと第１の半導体膜から成るＮＭＯＳゲートスタックを形成し、ＮＭＯＳゲートスタックとの間に所定の段差が形成されるように第２の高誘電膜とＰＭＯＳゲートメタルと第２の半導体膜から成るＰＭＯＳゲートスタックを形成し、半導体基板の全面に段差を埋設するように第３の半導体膜を形成し、第３の半導体膜をＣＭＰにより平坦化して第３の半導体膜よりも薄い第４の半導体膜を形成する。
摘要翻译：在半导体衬底上的外围电路区域上，形成包括第一高电介质膜，NMOS栅极金属和第一半导体膜的NMOS栅极堆叠，以及包括第二高电介质膜形成PMOS栅极金属和第二半导体膜，使得在NMOS栅极堆叠和PMOS栅极叠层之间形成预定的步骤。在半导体衬底的整个表面上形成第三半导体膜，以填充该步骤。通过CMP对第三半导体膜进行平面化，以形成比第三半导体膜薄的第四半导体膜。

30. 发明申请

WO2014119596A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2014119596A1
公开(公告)日：2014-08-07
申请号：PCT/JP2014/051903
申请日：2014-01-29
申请人：ピーエスフォールクスコエスエイアールエル , 迫川泰幸
发明人：迫川　泰幸
IPC分类号： H01L21/336 , H01L21/8242 , H01L27/108 , H01L29/423 , H01L29/49 , H01L29/78
CPC分类号： H01L29/7831 , H01L21/28044 , H01L21/28114 , H01L21/28247 , H01L27/0207 , H01L27/10805 , H01L27/10873 , H01L27/10894 , H01L29/42376 , H01L29/4925 , H01L29/517 , H01L29/66409 , H01L29/6656 , H01L29/6659
摘要：　高誘電率絶縁材料を含み第１の幅を有するゲート絶縁膜と、第１の幅より狭い第２の幅を有する下部ゲート電極と、第３の幅を有する上部ゲート電極と、上部ゲート電極の側部と上部ゲート電極の下部の一部と下部ゲート電極の一部と下部ゲート電極と接しないゲート絶縁膜の上面の一部とゲート絶縁膜の側面を覆う第１のスペーサ層と、を備える半導体装置。
摘要翻译：一种半导体器件，其具有：具有高介电常数绝缘材料并具有第一宽度的栅极绝缘膜; 下栅电极，其具有比所述第一宽度窄的第二宽度; 具有第三宽度的上栅电极; 以及第一间隔层，其覆盖上栅电极的侧部，上栅电极的下部的一部分，下栅电极的一部分，栅极绝缘膜的上表面的一部分，所述部分上表面与下栅极电极以及栅绝缘膜的侧表面不接触。

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