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11. 发明申请

WO2009144892A1 デバイスエミュレーション支援装置、デバイスエミュレーション支援方法、デバイスエミュレーション支援回路及び情報処理装置审中-公开
标题翻译：设备仿真支持设备，设备仿真支持方法，设备仿真支持电路和信息处理器
公开(公告)号：WO2009144892A1
公开(公告)日：2009-12-03
申请号：PCT/JP2009/002221
申请日：2009-05-20
申请人：パナソニック株式会社 , 天野克重 , 谷川忠雄
发明人：天野克重 , 谷川忠雄
IPC分类号： G06F11/22
CPC分类号： G06F11/261
摘要：　アクセス監視部（１１）は、ＣＰＵ（１）から周辺デバイス（３）に向けて出力されるアクセス信号から、監視アドレス設定部（１０）に記憶されているアドレスに合致するアドレスを含むアクセス情報を取得し、アクセス判断部（１３）は、アクセス監視部（１１）から受け取ったアクセス情報と、アクセス記憶部（１２）に記憶されている直前のアクセス情報とを比較し、受け取ったアクセス情報が直前のアクセス情報と異なる場合、取得したアクセス情報をアクセス記憶部（１２）に記憶するとともに、例外発生部（１４）に例外発生通知の送信を要求し、受け取ったアクセス情報が直前のアクセス情報と同一の場合、アクセス記憶部（１２）に記憶されている直前のアクセス情報を比較の対象から除外する。この構成により、エミュレーションする際の処理量を削減することができ、効率的に周辺装置のエミュレーションを行うことができる。
摘要翻译：访问监视单元（11）从从CPU（1）输出到外围设备（3）的访问信号中获取包括与监视地址设置单元（10）中存储的地址相匹配的地址的访问信息。访问决定单元（13）比较从访问监视单元（11）接收的访问信息和存储在访问存储器（12）中的紧接在前的访问信息，将获取的访问信息存储在访问存储器（12）中，并请求当所接收的访问信息不同于紧接在前的访问信息时，将异常生成的通知发送到异常发生器（14），并且当接收的访问信息（14）从所述比较目标移除存储在访问存储器（12）中的紧接在前的访问信息匹配紧接在前的访问信息。该配置能够在仿真期间减少处理负载，并且能够有效地模拟外围设备。

12. 发明申请

WO2009096322A1 プログラムテスト装置、およびプログラム审中-公开
标题翻译：程序测试设备和程序
公开(公告)号：WO2009096322A1
公开(公告)日：2009-08-06
申请号：PCT/JP2009/051035
申请日：2009-01-23
申请人：東京エレクトロン株式会社 , 西村優
发明人：西村優
IPC分类号： G06F11/28
CPC分类号： G06F11/261 , G06F11/3696
摘要：【課題】従来の群管理システムにおいては、プロセスパラメータの変更が影響し得る１以上のレシピを容易に知ることができない、という課題があった。【解決手段】２以上の制御装置が保持しているプロセスに関する情報である２以上のレシピを、前記２以上の制御装置に各々対応付けて格納しているレシピ格納部と、レシピに含まれるプロセスパラメータについての情報であるプロセスパラメータ情報を受け付ける受付部と、前記プロセスパラメータ情報を用いて、前記レシピ格納部からレシピを検索し、当該検索したレシピについての情報であるレシピ情報を取得するレシピ情報取得部と、前記レシピ情報取得部が取得したレシピ情報を出力する出力部を具備するプロセス情報管理装置により、プロセスパラメータの変更が影響し得る１以上のレシピを容易に知ることができる。
摘要翻译：常规的组控制系统存在这样的问题：可以容易地知道可能受过程参数变化影响的一个或多个配方。可以通过具有以下部分的过程信息管理装置容易地知道可以受过程参数变化影响的一个或多个配方：配方存储部分，其中两个或多个配方是由两个或更多个控制器分别与两个或更多个控制器相关联地存储; 接收处理参数信息的接收部分，该信息是包括在配方中的处理参数的信息; 食谱信息获取部分，使用处理参数信息从食谱存储部分搜索食谱，以获取作为关于搜索食谱的信息的食谱信息; 以及输出部，其输出由食谱信息获取部获取的食谱信息。

13. 发明申请

WO2008148670A1 METHOD FOR PROVIDING REFERENCE DATA FOR A DIAGNOSIS OF A SYSTEM DEPENDENT ON AN EVENT TRACE 审中-公开
标题翻译：提供参考数据的方法，用于对事件跟踪的系统依赖性进行诊断
公开(公告)号：WO2008148670A1
公开(公告)日：2008-12-11
申请号：PCT/EP2008/056519
申请日：2008-05-28
申请人： SIEMENS AKTIENGESELLSCHAFT , ULRICH, Andreas
发明人： ULRICH, Andreas
IPC分类号： H04L12/24 , G06F9/44 , G06F11/22
CPC分类号： H04L43/50 , G06F9/451 , G06F11/261 , H04L41/14
摘要： The invention provides a method comprising the steps of : a) providing a system specification of the system; b) deriving a number Nl of base patterns dependent on the system specification, a base pattern representing at least one service and having a number N2 of parameterisable events and a parameterisable control section representing a control flow and/or a data flow between the events; c) selecting a number N3, wherein N3 ≤ Nl, of base patterns and providing a control structure representing a control flow and/or a data flow between the selected base patterns dependent on an event trace expected as a result of the system run; and d) providing the reference data having at least the selected base patterns and the provided control structure.
摘要翻译：本发明提供了一种方法，包括以下步骤：a）提供系统的系统规格; b）导出取决于系统规范的N1数量的基本模式，表示至少一个服务的基本模式，并且具有N个参数化事件以及表示控制流和/或事件之间的数据流的可参数控制部分; c）选择N3，其中N3 = N1，基本模式，并且提供表示控制流的控制结构和/或所选择的基本模式之间的数据流，这取决于作为系统运行的结果而预期的事件跟踪; 以及d）提供具有至少所选择的基本图案和所提供的控制结构的参考数据。

14. 发明申请

WO2008113704A3 ADDRESS TRANSLATION SYSTEM FOR USE IN A SIMULATION ENVIRONMENT 审中-公开
标题翻译：地址翻译系统用于仿真环境
公开(公告)号：WO2008113704A3
公开(公告)日：2008-11-20
申请号：PCT/EP2008052808
申请日：2008-03-10
申请人： BOSCH GMBH ROBERT , WOIT CORNELIA , SCHADE OLIVER , CATES JAMEY JOSEPH , FOSTER TIMOTHY W
发明人： WOIT CORNELIA , SCHADE OLIVER , CATES JAMEY JOSEPH , FOSTER TIMOTHY W
IPC分类号： G06F11/36
CPC分类号： G06F11/261
摘要： Methods and systems for simulation of a testable system are provided in which a virtual testable system is used. One method includes inputting a system definition file into a translation utility, where the system definition file includes a plurality of physical addresses required for execution of the system definition file in the testable system. The method also includes inputting a memory map file into the translation utility, the memory map representing a virtual memory space for a virtual testable system. The method further includes generating virtual translation information by translating the physical addresses into virtual addresses using the memory map file.
摘要翻译：提供了用于模拟可测试系统的方法和系统，其中使用虚拟可测试系统。一种方法包括将系统定义文件输入到翻译工具中，其中系统定义文件包括在可测试系统中执行系统定义文件所需的多个物理地址。该方法还包括将存储器映射文件输入到翻译实用程序中，该存储器映射表示用于虚拟可测试系统的虚拟存储器空间。该方法还包括通过使用存储器映射文件将物理地址转换成虚拟地址来生成虚拟翻译信息。

15. 发明申请

WO2007127840A3 APPARATUS AND METHOD FOR CONTROLLING POWER, CLOCK, AND RESET DURING TEST AND DEBUG PROCEDURES FOR A PLURALITY OF PROCESSOR/CORES 审中-公开
标题翻译：用于处理器/ CORES的大量测试和调试程序中控制电源，时钟和复位的装置和方法
公开(公告)号：WO2007127840A3
公开(公告)日：2008-10-09
申请号：PCT/US2007067493
申请日：2007-04-26
申请人： TEXAS INSTRUMENTS INC , MCGOWAN ROBERT A
发明人： MCGOWAN ROBERT A
IPC分类号： G06F11/00
CPC分类号： G06F11/2242 , G06F11/2236 , G06F11/261
摘要： An interface unit (1) is provided for use with a JTAG test and debug procedure involving a plurality of processor cores (11, 12, IN). The interface unit is provided with a logic unit that can translate test and debug commands into control signals. The control signals are applied to a power state machine coupled to a processor/core. The state of the power state machine can thereby be controlled and therefore the parameters of the associated processor/core, i.e., the power and clock parameters of the processor/core. In addition, the logic unit can generate control signals for activating switches, switches that controllably selective apply the TRST signal and the TMS signal to the TAP unit (111, 121, INl) of the processor /core. This capability permits the TAP units of each processor/core to be synchronized.
摘要翻译：接口单元（1）被提供用于与涉及多个处理器核心（11,12，IN）的JTAG测试和调试过程一起使用。接口单元设置有可将测试和调试命令转换为控制信号的逻辑单元。控制信号被施加到耦合到处理器/核的电源状态机。因此可以控制功率状态机的状态，并因此控制相关处理器/核心的参数，即处理器/核心的功率和时钟参数。此外，逻辑单元可以产生用于激活开关的控制信号，可控地选择性地将TRST信号和TMS信号施加到处理器/核的TAP单元（111,121，IN1）的开关。该功能允许每个处理器/核心的TAP单元同步。

16. 发明申请

WO2008088992A3 METHOD FOR ENHANCING THE DIAGNOSTIC ACCURACY OF A VLSI CHIP 审中-公开
标题翻译：提高VLSI芯片诊断精度的方法
公开(公告)号：WO2008088992A3
公开(公告)日：2008-09-18
申请号：PCT/US2008050595
申请日：2008-01-09
申请人： IBM , KUSKO MARY P , MAIER GARY W , MOTIKA FRANCO , TRAN PHONG T
发明人： KUSKO MARY P , MAIER GARY W , MOTIKA FRANCO , TRAN PHONG T
IPC分类号： G06F17/50
CPC分类号： G06F11/261
摘要： A diagnostic process applicable to VLSI designs to address the accuracy of diagnostic resolution. Environmentally based fail data (10) drives adaptive test methods which hone the test pattern set (530) and fail data collection (10) for successful diagnostic resolution. Environmentally based fail data (620) is used in diagnostic simulation (600) to achieve a more accurate environmentally based fault callout (40). When needed, additional information is included in the process to further refine and define the simulation or callout result. Similarly, as needed adaptive test pattern generation (520) methods are employed to result in enhanced diagnostic resolution.
摘要翻译：诊断过程适用于VLSI设计，以解决诊断分辨率的准确性问题。基于环境的故障数据（10）驱动适应性测试方法，其磨练测试模式集合（530）并且失败数据收集（10）以成功诊断解决方案。在诊断模拟（600）中使用基于环境的故障数据（620）以实现更准确的基于环境的故障标注（40）。在需要时，过程中会包含其他信息以进一步细化和定义模拟或标注结果。类似地，根据需要采用自适应测试图样生成（520）方法来导致增强的诊断分辨率。

17. 发明申请

WO2007121452A3 BRANCHING AND BEHAVIORAL PARTITIONING FOR A VLIW PROCESSOR 审中-公开
标题翻译： VLIW处理器的分支和行为分配
公开(公告)号：WO2007121452A3
公开(公告)日：2008-05-02
申请号：PCT/US2007066813
申请日：2007-04-17
申请人： LIGA SYSTEMS INC , VERHEYEN HENRY T , SAHAI PARAMINDER S , WATT WILLIAM , COLWILL PAUL
发明人： VERHEYEN HENRY T , SAHAI PARAMINDER S , WATT WILLIAM , COLWILL PAUL
IPC分类号： G06F17/50
CPC分类号： G06F17/5022 , G06F11/261 , G06F17/5027
摘要： In one aspect, the present invention overcomes the limitations of the prior art by providing a logic simulation system that uses a VLIW simulation processor with many parallel processor elements to accelerate the simulation of synthesizable tasks but that also supports non-synthesizable tasks and/or branching. In one approach, the VLIW simulation processor is based on an architecture that does not have an on-chip instruction cache. Instead, VLIW instruction words stream in directly from a program memory and the individual processor elements are programmed continuously based on the instruction words. This also allows the efficient implementation of side-entrance jumps, where a region of code can be entered in the middle of the region rather than always requiring entrance from the top. In another aspect, non-synthesizable tasks can be efficiently handled by exception handlers.
摘要翻译：在一个方面，本发明通过提供一种使用具有多个并行处理器元件的VLIW仿真处理器来加速可合成任务的仿真的逻辑仿真系统来克服现有技术的限制，但也支持非可合成任务和/或分支。在一种方法中，VLIW模拟处理器基于不具有片上指令高速缓存的架构。相反，直接从程序存储器和各个处理器元件的VLIW指令字流基于指令字被连续编程。这也允许有效地实施侧入口跳跃，其中可以在区域中间输入代码区域，而不是总是需要从顶部进入。另一方面，非可合成任务可以由异常处理程序有效地处理。

18. 发明申请

WO2007109322A2 SPEEDING UP DEFECT DIAGNOSIS TECHNIQUES 审中-公开
标题翻译：加快缺陷诊断技术
公开(公告)号：WO2007109322A2
公开(公告)日：2007-09-27
申请号：PCT/US2007/007021
申请日：2007-03-20
申请人： MENTOR GRAPHICS CORPORATION , ZOU, Wei , TANG, Huaxing , CHENG, Wu-Tung
发明人： ZOU, Wei , TANG, Huaxing , CHENG, Wu-Tung
IPC分类号： G01R31/28 , G06F11/00
CPC分类号： G01R31/3177 , G01R31/318342 , G06F11/2252 , G06F11/261
摘要： Fault diagnosis techniques (e.g., effect-cause diagnosis techniques) can be speeded up by, for example, using a relatively small dictionary. Examples describe herein exhibit a speed up of effect-cause diagnosis by up to about 160 times. The technologies can be used to diagnose defects using compacted fail data produced by test response compactors. A dictionary of small size can be used to reduce the size of a fault candidate list and also to facilitate procedures to select a subset of passing patterns for simulation. Critical path tracing can be used to handle failing patterns with a larger number of failing bits, and a pre-computed small dictionary can be used to quickly find the initial candidates for failing patterns with a smaller number of failing bits. Also described herein are exemplary techniques for selecting passin patterns for fault simulation to identify faults in an electronic circuit.
摘要翻译：故障诊断技术（例如效果原因诊断技术）可以通过例如使用相对较小的字典加速。这里描述的实例表明效果原因诊断的加速高达约160次。这些技术可用于通过测试响应压实机生成的压实故障数据来诊断缺陷。可以使用小尺寸的字典来减小故障候选列表的大小，并且还有助于选择用于模拟的通过模式的子集的过程。关键路径跟踪可用于处理具有较大数量故障位的故障模式，并且可以使用预先计算的小字典快速找到具有较少数量故障位的故障模式的初始候选。这里还描述了用于选择用于故障模拟的通路图案以识别电子电路中的故障的示例性技术。

19. 发明申请

WO2007098172A2 HARDWARE EMULATOR HAVING A VARIABLE INPUT PRIMITIVE 审中-公开
标题翻译：具有可变输入原理的硬件仿真器
公开(公告)号：WO2007098172A2
公开(公告)日：2007-08-30
申请号：PCT/US2007/004435
申请日：2007-02-21
申请人： CADENCE DESIGN SYSTEMS, INC. , BEAUSOLEIL, William, F. , ELMUFDI, Beshara, G.
发明人： BEAUSOLEIL, William, F. , ELMUFDI, Beshara, G.
CPC分类号： G06F11/261
摘要： A hardware emulator having a first primitive for evaluating functions having a first input width and a second primitive, coupled to the first primitive, for evaluating a function having a second input width, where the first input width is unequal to the second input width. The use of either the first primitive or the second primitive is selected depending upon the function to be evaluated.
摘要翻译：一种硬件仿真器，具有用于评估具有第一输入宽度的功能的第一原语和耦合到第一基元的第二原语，用于评估具有第二输入宽度的函数，其中第一输入宽度不等于第二输入宽度。根据要评估的功能来选择使用第一原语或第二原语。

20. 发明申请

WO2007021732A2 SELECTABLE JTAG OR TRACE ACCESS WITH DATA STORE AND OUTPUT 审中-公开
标题翻译：可选择的JTAG或跟踪数据存储和输出
公开(公告)号：WO2007021732A2
公开(公告)日：2007-02-22
申请号：PCT/US2006/031019
申请日：2006-08-09
申请人： TEXAS INSTRUMENTS INCORPORATED , WHETSEL, Lee, D.
发明人： WHETSEL, Lee, D.
IPC分类号： G01R31/28
CPC分类号： G01R31/31723 , G01R31/31722 , G01R31/31725 , G01R31/31727 , G01R31/3177 , G01R31/318572 , G06F11/261 , G06F11/267 , G06F11/27 , G06F11/3466
摘要： An addressable interface selectively enables JTAG TAP domain operations or Trace domain operations within an IC. After being enabled, the TAP receives TMS and TDI input from a single data pin (308). After being enabled, the Trace domain acquires data from a functioning circuit within the IC in response to a first clock and outputs the acquired data from the IC in response to a second clock. An addressable two pin interface loads and updates instructions and data to a TAP domain within the IC. The instruction or data update operations in multiple ICs occur simultaneously. A process transmits data from an addressed target device to a controller using data frames, each data frame comprising a header bit and data bits. The logic level of the header bit is used to start, continue, and stop the data transmission to the controller. A data and clock signal interface between a controller and multiple target devices provides for each target device to be individually addressed and commanded to perform a JTAG or Trace operation. Trace circuitry within an IC can operate autonomously to store and output functional data occurring in the IC. The store and output operations of the trace circuitry are transparent to the functional operation of the IC. An auto-addressing RAM memory stores input data at an input address generated in response to an input clock, and outputs stored data from an
摘要翻译：可寻址接口选择性地启用IC内的JTAG TAP域操作或跟踪域操作。启用后，TAP从单个数据引脚（308）接收TMS和TDI输入。在启用之后，响应于第一时钟，跟踪域从IC内的功能电路获取数据，并且响应于第二时钟从IC输出所获取的数据。可寻址的双引脚接口将指令和数据加载并更新到IC内的TAP域。多个IC中的指令或数据更新操作同时发生。过程使用数据帧将数据从寻址的目标设备发送到控制器，每个数据帧包括报头位和数据位。标头位的逻辑电平用于启动，继续和停止向控制器传输数据。控制器和多个目标设备之间的数据和时钟信号接口提供每个目标设备被单独寻址并命令执行JTAG或跟踪操作。 IC内的跟踪电路可以自主操作来存储和输出在IC中发生的功能数据。跟踪电路的存储和输出操作对于IC的功能操作是透明的。自动寻址RAM存储器将输入数据存储在响应于输入时钟而生成的输入地址处，并输出存储的数据

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