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1. 发明申请

WO2018048606A1 APPARATUS AND METHOD FOR EMPLOYING MUTUALLY EXCLUSIVE WRITE AND READ CLOCK SIGNALS IN SCAN CAPTURE MODE FOR TESTING DIGITAL INTERFACES 审中-公开
标题翻译：用于测试数字接口的扫描捕获模式中采用数字独占写入和读取时钟信号的装置和方法
公开(公告)号：WO2018048606A1
公开(公告)日：2018-03-15
申请号：PCT/US2017/047764
申请日：2017-08-21
申请人： QUALCOMM INCORPORATED
发明人： ZAFAR, Bilal , VATTIKONDA, Rakesh , LU, De , NARAYANAN, Venkatasubramanian , ZAMANI, Masoud , FANG, Joseph
IPC分类号： G01R31/3185
CPC分类号： G01R31/31727 , G01R31/31704 , G01R31/3177 , G01R31/318552 , G11C7/22
摘要： An apparatus and method of employing mutually exclusive write and read clocks in scan capture mode for testing digital interfaces. The apparatus includes a first circuit and a first clock generator configured to generate a first clock signal for transferring a test sample from an input to an output of the first circuit in response to the first clock signal during each of a first set of scan capture cycles; a second circuit and a second clock generator configured to generate a second clock signal for transferring the test sample from an input to an output of the second circuit in response to the second clock signal during each of a second set of scan capture cycle; the first clock signal being suppressed during each scan capture cycle of the second set, and the second clock signal being suppressed during each scan capture cycle of the first set.
摘要翻译：在扫描捕获模式中采用互斥的写入和读取时钟来测试数字接口的装置和方法。该装置包括第一电路和第一时钟发生器，被配置为在第一组扫描捕获周期中的每一个扫描捕获周期期间响应于第一时钟信号而生成用于将测试样本从输入传输到第一电路的输出的第一时钟信号 ; 第二电路和第二时钟发生器，被配置为在第二组扫描捕获周期中的每一个期间响应于第二时钟信号而生成用于将测试样本从输入传送到第二电路的输出的第二时钟信号; 第一时钟信号在第二组的每个扫描捕获周期期间被抑制，并且第二时钟信号在第一组的每个扫描捕获周期期间被抑制。

2. 发明申请

WO2017044190A1 INTEGRATED CIRCUIT ADAPTIVE VOLTAGE SCALING WITH DE-AGING 审中-公开
标题翻译：集成电路自适应电压缩减
公开(公告)号：WO2017044190A1
公开(公告)日：2017-03-16
申请号：PCT/US2016/042353
申请日：2016-07-14
申请人： QUALCOMM INCORPORATED
发明人： KAKOEE, Mohammad, Reza , HU, Shih-Hsin, Jason , CHEN, Min , IBRAHIMOVIC, Jasmin, Smaila , AUYON, Carlos , DOBRE, Sorin, Adrian , TOOSIZADEH, Navid , CHEN, Nan , ALLAM, Mohamed, Waleed
IPC分类号： G01R31/317 , G01R31/28
CPC分类号： H03K3/011 , G01R31/2884 , G01R31/31727 , H03K3/012
摘要： An integrated circuit compensates for circuit aging by measuring the aging with an aging sensor and controlling a supply voltage based on the measured aging. The operating environment for the aging sensor can be set to reduce impacts of non-aging effects on the measured aging. For example, the operating environment can use a temperature inversion voltage. An initial aging measurement value which is the difference between an initial aged measurement and an initial unaged measurement can be stored on the integrated circuit. A core power reduction controller can use the measured aging and the stored initial aging measurement value to update a performance-sensor target value and then perform adaptive voltage scaling using the using the updated performance-sensor target value.
摘要翻译：集成电路通过使用老化传感器测量老化并根据测量的老化来控制电源电压来补偿电路老化。老化传感器的操作环境可以设定为减少非老化对测量老化的影响。例如，操作环境可以使用温度反转电压。初始老化测量值与初始未老化测量值之差可以存储在集成电路上。核心功率降低控制器可以使用测量的老化和存储的初始老化测量值来更新性能传感器目标值，然后使用更新的性能传感器目标值来执行自适应电压缩放。

3. 发明申请

WO2016141766A1 FPGA时钟信号自我检测方法审中-公开
公开(公告)号：WO2016141766A1
公开(公告)日：2016-09-15
申请号：PCT/CN2016/000003
申请日：2016-01-04
申请人：国核自仪系统工程有限公司
发明人：姜群兴 , 王晓凯 , 司胜剑 , 裴宇森 , 朱怀宇 , 叶韬 , 周兵 , 史腾
IPC分类号： G01R31/00
CPC分类号： G01R31/31725 , G01R29/0273 , G01R31/31727 , G01R31/318519
摘要：一种FPGA时钟信号自我检测方法，所解决的是提高FPGA芯片运行的可靠性与安全性的技术问题。该方法为FPGA芯片引入两个时钟信号，其中的一个时钟信号为第一时钟信号，另一个时钟信号为第二时钟信号；利用第一时钟信号控制FPGA芯片内的所有同步逻辑，利用第二时钟信号来检测第一时钟信号是否正确。该方法适用于以FPGA芯片作为主控制器或者重要控制部件的系统。

4. 发明申请

WO2015193707A1 SLEEK SERIAL INTERFACE FOR A WRAPPER BOUNDARY REGISTER (DEVICE AND METHOD) 审中-公开
标题翻译：用于封装边界寄存器的SLEEK串行接口（器件和方法）
公开(公告)号：WO2015193707A1
公开(公告)日：2015-12-23
申请号：PCT/IB2014/066052
申请日：2014-11-14
申请人： X-FAB SEMICONDUCTOR FOUNDRIES AG
发明人： MUELLER-SCHNIEK, Ulrike
IPC分类号： G01R31/3185
CPC分类号： G01R31/31703 , G01R31/31712 , G01R31/31725 , G01R31/31727 , G01R31/3177 , G01R31/318508 , G01R31/318558
摘要： Invention achieves reduced amount of terminals to control a test mode, test function and test results of a given standard for at least one "wrapped core" (40,100) (a core 100 surrounded by a wrapper boundary register (40) as "wrapper chain"). Test flexibility and speed of testing the core (100) are also improved. Suggested serial test interface comprises a state machine (210) and an instruction register (213) for wrapper‐instructions, supplied through a single physical data input terminal (1a). The state machine (210) reads wrapper‐ instructions held by the instruction register (213) and generates on‐chip wrapper control signals (30) of the given standard for the wrapper boundary register (40) of the core (100). At least one wrapper‐instruction read from the Instruction Register (213) provides at least one wrapper control signal (30). The single input terminal (1a) also supplies an input test signal SDI for coupling to the wrapper boundary register (40) as on chip logical input test signal WSI. A single output terminal (1b) returns an output test signal SDO from an output WSO of the wrapper boundary register (40). Invention may apply to IEEE 1500 control signals.
摘要翻译：本发明实现了对于至少一个“包芯”（40,100）（由包装边界寄存器（40）包围的核心100作为“包装链”）的给定标准的测试模式，测试功能和测试结果，）。核心（100）的测试灵活性和测试速度也得到提高。建议的串行测试接口包括通过单个物理数据输入端子（1a）提供的状态机（210）和用于包装器指令的指令寄存器（213）。状态机（210）读取由指令寄存器（213）保存的包装器指令，并且生成用于核心（100）的包装器边界寄存器（40）的给定标准的片上包装器控制信号（30）。从指令寄存器（213）读取的至少一个封装指令提供至少一个封装器控制信号（30）。单个输入端子（1a）还提供用于耦合到封装边界寄存器（40）的输入测试信号SDI作为片上逻辑输入测试信号WSI。单个输出端子（1b）从包装器边界寄存器（40）的输出WSO返回输出测试信号SDO。本发明可以应用于IEEE 1500控制信号。

5. 发明申请

WO2015103440A1 HANDLING SLOWER SCAN OUTPUTS AT OPTIMAL FREQUENCY 审中-公开
标题翻译：以最佳频率处理SLAN SCAN输出
公开(公告)号：WO2015103440A1
公开(公告)日：2015-07-09
申请号：PCT/US2014/073090
申请日：2014-12-31
申请人： TEXAS INSTRUMENTS INCORPORATED , TEXAS INSTRUMENTS JAPAN LIMITED
发明人： MITTAL, Rajesh, Kumar , KAWOOSA, Mudasir, Shafat , POTTY, Sreenath, Narayanan
IPC分类号： G01R31/28
CPC分类号： G01R31/318335 , G01R31/31725 , G01R31/31727 , G01R31/3177 , G01R31/318547 , G01R31/318552
摘要： In described examples of a circuit (200) for testing an integrated circuit, the circuit (200) includes a scan compression architecture (205) driven by a scan clock (230) and generates M scan outputs (220), where M is an integer. A clock divider (232) is configured to divide the scan clock (230) by k to generate k number of phase-shifted scan clocks, where k is an integer. A packing logic (222) is coupled to the scan compression architecture (205) and generates kM slow scan outputs (224) in response to the M scan outputs (220) and the k phase shifted scan clocks. The packing logic (222) further includes M number of packing elements, and each of the M packing elements receives a respective one of the M scan outputs (220). Each packing element includes k number of flip-flops, and each of the k flip-flops in a packing element receives a respective one of the M scan outputs (220). Each flip-flop receives a respective one of the k phase-shifted scan clocks, such that each flip-flop generates a respective one of the kM slow scan outputs in response to the scan output and the phase-shifted scan clock.
摘要翻译：在用于测试集成电路的电路（200）的所述示例中，电路（200）包括由扫描时钟（230）驱动的扫描压缩架构（205）并产生M个扫描输出（220），其中M是整数。时钟分频器（232）被配置为将扫描时钟（230）除以k以产生k个相移扫描时钟，其中k是整数。打包逻辑（222）耦合到扫描压缩架构（205），并响应于M个扫描输出（220）和k个相移扫描时钟产生kM慢速扫描输出（224）。包装逻辑（222）还包括M个包装元件，并且M个包装元件中的每一个接收M个扫描输出（220）中的相应一个。每个封装元件包括k个触发器，并且打包元件中的每个k个触发器接收M个扫描输出（220）中的相应一个。每个触发器接收k个相移扫描时钟中的相应一个，使得每个触发器响应于扫描输出和相移扫描时钟而产生kM慢扫描输出中的相应一个。

6. 发明申请

WO2012062863A1 METHODS AND SYSTEMS FOR PRODUCTION TESTING OF DCO CAPACITORS 审中-公开
标题翻译： DCO电容器生产测试方法与系统
公开(公告)号：WO2012062863A1
公开(公告)日：2012-05-18
申请号：PCT/EP2011/069852
申请日：2011-11-10
申请人： ST-ERICSSON SA , KUENEN, Jeroen
发明人： KUENEN, Jeroen
IPC分类号： G01R31/317 , G01R27/26 , H03L7/00
CPC分类号： G01R23/00 , G01R23/09 , G01R27/04 , G01R27/2605 , G01R27/32 , G01R31/2824 , G01R31/31727 , H03L7/099 , H03L2207/50
摘要： Systems provide for a test system for capacitors in a digitally controllable oscillator (DCO). The system includes: capacitor toggling logic configured to switch on and off a selected one of the capacitors at a modulation frequency; a tone generator configured to generate a tone; a mixer configured to receive the tone and an output carrier signal from the DCO while the capacitor toggling logic is switching the selected one of the capacitors on and off and to output an intermediate frequency signal having FM sidebands based on the modulation frequency and relative capacitor size; and an evaluation circuit configured to evaluate a frequency deviation associated with the selected one of the capacitors based on at least one of the FM sidebands.
摘要翻译：系统为数字可控振荡器（DCO）中的电容器提供测试系统。该系统包括：电容器切换逻辑，被配置为以调制频率接通和关断所选择的一个电容器; 音调发生器，被配置为产生音调; 配置为在电容器切换逻辑正在切换所选择的一个电容器的同时接收来自DCO的音调和输出载波信号的混频器，并且基于调制频率和相对电容器大小来输出具有FM边带的中频信号 ; 以及评估电路，被配置为基于所述FM边带中的至少一个来评估与所选择的所述一个所述电容器相关联的频率偏差。

7. 发明申请

WO2010021131A1 試験装置および試験方法审中-公开
标题翻译：测试设备和测试方法
公开(公告)号：WO2010021131A1
公开(公告)日：2010-02-25
申请号：PCT/JP2009/003954
申请日：2009-08-19
申请人：株式会社アドバンテスト , 寒竹秀介
发明人：寒竹　秀介
IPC分类号： G01R31/28
CPC分类号： G01R31/31726 , G01R31/31725 , G01R31/31727
摘要：　互いに非同期に動作する複数のブロックを有する被試験デバイスを試験する試験装置において、複数のブロックのそれぞれに対応して設けられた複数のドメイン試験ユニットと、複数のドメイン試験ユニットを制御する本体ユニットとを備え、本体ユニットは、複数のドメイン試験ユニットのそれぞれに供給する基準動作クロックを生成する基準動作クロック生成部と複数のドメイン試験ユニットのそれぞれに対して試験の開始を指示する試験開始信号を生成する試験開始信号生成部とを有し、複数のドメイン試験ユニットのそれぞれは、基準動作クロックに基づいて試験クロックを生成する試験クロック生成部を有し、試験クロック生成部によって得られた試験クロックに基づいて対応する複数のブロックのそれぞれを試験する試験信号を生成し、複数のドメイン試験ユニットのそれぞれは、試験開始信号を受け取ったことを条件として、試験信号の生成を開始する。
摘要翻译：用于测试具有多个异步操作的块的被测设备的测试设备设置有为多个块中的每个块提供的多个域测试单元，以及用于控制多个域测试单元的主单元。主单元具有基本操作时钟发生器，用于产生提供给多个域测试单元中的每个单元的基本操作时钟，以及起始测试信号发生器，其中产生用于指示测试开始的开始测试信号对于多个域测试单元中的每个单元。多个域测试单元中的每个单元具有用于基于基本操作时钟产生测试时钟的测试时钟发生器，并且生成用于基于测试时钟测试多个对应块中的每个块的测试信号从测试时钟发生器获得。多个域测试单元中的每个单元在接收到起始测试信号的条件下开始产生测试信号。

8. 发明申请

WO2008141062A2 TEST ACCESS PORT WITH ADDRESS AND COMMMAND CAPABILITY 审中-公开
标题翻译：具有地址和通信能力的测试访问端口
公开(公告)号：WO2008141062A2
公开(公告)日：2008-11-20
申请号：PCT/US2008/063001
申请日：2008-05-08
申请人： TEXAS INSTRUMENTS INCORPORATED , WHETSEL, Lee, D.
发明人： WHETSEL, Lee, D.
IPC分类号： G06F9/34
CPC分类号： G01R31/31724 , G01R31/31723 , G01R31/31727 , G01R31/3177 , G01R31/318555 , G01R31/318572
摘要： The disclosure provides a novel method and apparatus (800) for inputting addresses to devices to select the device TAP (802) for access. Further, the disclosure provides a novel method and apparatus for inputting addresses for selecting device TAPs and for inputting commands for commanding circuitry within the device. The inputting of addresses or the inputting of addresses and commands is initiated by a control bit input on TDI that is recognized during the Run Test/Idle, Pause-DR or Pause-IR TAP states.
摘要翻译：本公开提供了一种用于向设备输入地址以选择用于访问的设备TAP（802）的新颖的方法和装置（800）。此外，本公开提供了一种用于输入用于选择设备TAP的地址和用于输入设备内的命令电路的命令的新颖的方法和装置。输入地址或输入地址和命令由在TDI上输入的控制位启动，在运行测试/空闲，暂停DR或暂停IR TAP状态期间被识别。

9. 发明申请

WO2007098167A3 MULTI-STAGE TEST RESPONSE COMPACTORS 审中-公开
标题翻译：多级测试响应压缩器
公开(公告)号：WO2007098167A3
公开(公告)日：2008-04-24
申请号：PCT/US2007004422
申请日：2007-02-19
申请人： MENTOR GRAPHICS CORP , MRUGALSKI GRZEGORZ , RAJSKI JANUSZ , TYSZER JERZY , CHENG WU-TUNG , MUKHERJEE NILANJAN , KASSAB MARK
发明人： MRUGALSKI GRZEGORZ , RAJSKI JANUSZ , TYSZER JERZY , CHENG WU-TUNG , MUKHERJEE NILANJAN , KASSAB MARK
IPC分类号： G01R31/28
CPC分类号： G01R31/3177 , G01R31/2851 , G01R31/31723 , G01R31/31727 , G01R31/318547 , G01R31/318563 , G01R31/318566
摘要： Disclosed herein are exemplary embodiments of a so-called "X-press" test response compactor. Certain embodiments of the disclosed compactor comprise an overdrive section and scan chain selection logic. Certain embodiments of the disclosed technology offer compaction ratios on the order of 100Ox. Exemplary embodiments of the disclosed compactor can maintain about the same coverage and about the same diagnostic resolution as that of conventional scan-based test scenarios. Some embodiments of a scan chain selection scheme can significantly reduce or entirely eliminate unknown states occurring in test responses that enter the compactor. Also disclosed herein are embodiments of on-chip comparator circuits and methods for generating control circuitry for masking selection circuits.
摘要翻译：这里公开了所谓的“X-press”测试响应压实机的示例性实施例。所公开的压实机的某些实施例包括过驱动部分和扫描链选择逻辑。所公开技术的某些实施方案提供大约1000x的压实比。所公开的压实机的示例性实施例可以保持与传统的基于扫描的测试场景相同的覆盖范围和大约相同的诊断分辨率。扫描链选择方案的一些实施例可以显着地减少或完全消除在进入压实机的测试响应中发生的未知状态。本文还公开了片上比较器电路和用于产生用于屏蔽选择电路的控制电路的方法的实施例。

10. 发明申请

WO2008026177A1 MULTI-CLOCK SYSTEM-ON-CHIP WITH UNIVERSAL CLOCK CONTROL MODULES FOR TRANSITION FAULT TEST AT SPEED MULTI-CORE 审中-公开
标题翻译：具有通用时钟控制模块的多时钟系统芯片，用于速度多核心过渡故障测试
公开(公告)号：WO2008026177A1
公开(公告)日：2008-03-06
申请号：PCT/IB2007/053479
申请日：2007-08-29
申请人： NXP B.V. , PUGLIESI-CONTI, Paul-Henri , VINCENT, Herv
发明人： PUGLIESI-CONTI, Paul-Henri , VINCENT, Herv
IPC分类号： G01R31/3185 , G01R31/317
CPC分类号： G01R31/318552 , G01R31/31726 , G01R31/31727 , G01R31/318594
摘要： A multi-clock system-on-chip (D) comprises i) a core (CE) comprising asynchronous clock domains provided for exchanging test data therebetween, ii) a clock generator unit (CGU) arranged for delivering primary clock signals (clkl-clko) for at least some of the clock domains, and iii) clock control modules (CCl-CCo), arranged respectively for defining the functional clock signals from the primary clock signals and from control signals (intended for setting the clock control modules (CCl) in a normal mode allowing test data transmission from the corresponding emitter clock domain to at least one receiver clock domain or a shift mode forbidding such a test data transmission). Each clock control module (CCl) is connected to a synchronisation means (SM) arranged for switching it from the shift mode to the normal mode, and to a delay means (DM) arranged for putting back the emitter launch edge of a functional clock signal intended for the emitter clock domain when this clock control module (CCl) is set into the normal mode, in order this emitter launch edge be temporally located before each corresponding receiver capture edge of the clock signals intended for the receiver clock domains to which the emitter clock domain must transmit test data.
摘要翻译：多时钟片上系统（D）包括：i）包括提供用于在其间交换测试数据的异步时钟域的核心（CE），ii）布置用于传送主时钟信号的时钟发生器单元（CGU）（clkl-clko ），以及iii）时钟控制模块（CCl-CCo），分别用于定义来自主时钟信号的功能时钟信号和控制信号（用于设置时钟控制模块（CCl）），在正常模式下允许从相应的发射器时钟域到至少一个接收机时钟域的测试数据传输或禁止这种测试数据传输的移位模式）。每个时钟控制模块（CCl）连接到布置成将其从移动模式切换到正常模式的同步装置（SM），以及布置成将功能时钟信号的发射器发射边缘放回的延迟装置（DM）当该时钟控制模块（CCl）被设置为正常模式时，该发射器时钟域用于发射器时钟域，以便在发射器发射边缘的时间上位于时钟信号的每个对应的接收器捕获边缘之前，该时钟信号旨在用于发射器时钟域必须传送测试数据。

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