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1. 发明申请

WO2015132863A1 シミュレーションシステム及びシミュレーション設定装置及びシミュレーション方法审中-公开
标题翻译：模拟系统，仿真设备和仿真方法
公开(公告)号：WO2015132863A1
公开(公告)日：2015-09-11
申请号：PCT/JP2014/055322
申请日：2014-03-03
申请人：三菱電機株式会社
发明人：嶋井　優介 , 桐村　昌行 , 森田　清隆 , 下谷　光生 , 岡田　伸輝 , 吉村　圭人
IPC分类号： G08G1/00
CPC分类号： G06F11/261
摘要：　車載Ｓ／Ｗ試験システム（１００）において、シミュレータ結合装置（１１０）は、交通シミュレータ（１３０）に対し、道路の複数地点Ｅｉのそれぞれを目的地として選択する確率を設定する。シミュレータ結合装置（１１０）は、設定した確率を記述したシミュレーションシナリオ（１９０）を交通シミュレータ（１３０）に入力する。交通シミュレータ（１３０）は、シミュレーションシナリオ（１９０）に従って、交通シミュレーションを実行する。この交通シミュレーションの中で、交通シミュレータ（１３０）は、新たな車両を道路の少なくとも１地点Ｓｊに順次発生させ、各車両の目的地として複数地点Ｅｉのいずれか１つを、シミュレーションシナリオ（１９０）に記述された確率で選択し、各車両を各車両の目的地まで走行させる。
摘要翻译：在车载S / W测试系统（100）中，模拟器连接装置（110）针对由交通模拟器（130）模拟的道路上的多个位置（Ei）中的每个位置设置选择该位置的概率作为目的地。模拟器连接装置（110）然后向交通模拟器（130）输入其中指示了设定概率的模拟场景（190）。交通模拟器（130）根据仿真场景进行交通模拟（190）。在该交通模拟中，交通模拟器130在道路上的至少一个位置（Sj）处依次生成新的车辆，根据所述车辆的概率，选择多个位置（Ei）中的一个作为每个车辆的目的地模拟场景（190），并使每辆车辆前往该车辆的目的地。

2. 发明申请

WO2014208909A1 시뮬레이션 장치 및 분산 시뮬레이션 시스템 审中-公开
标题翻译：模拟装置和分布模拟系统
公开(公告)号：WO2014208909A1
公开(公告)日：2014-12-31
申请号：PCT/KR2014/005134
申请日：2014-06-11
申请人： 삼성전자 주식회사
发明人： 조영철 , 정성훈 , 정진세
IPC分类号： G06F9/455 , G06F11/22
CPC分类号： G06F11/261 , G06F11/263
摘要： 시뮬레이션 장치 및 분산 시뮬레이션 시스템이 개시된다. 일 양상에 따른 시뮬레이션 장치는, 시뮬레이션 작업을 수행하는 시뮬레이션 수행부와, 시뮬레이션 작업과 관련된 데이터를 미리 설정된 데이터 저장 정책에 따라 저장하는 데이터 저장부와, 데이터 저장부에 저장된 데이터와 타 시뮬레이션 장치에 저장된 데이터를 비교하여 데이터 저장부에 저장된 데이터를 최신 데이터로 업데이트하는 데이터 업데이트부를 포함할 수 있다.
摘要翻译：公开了一种仿真设备和分布仿真系统。根据一个方面的仿真装置可以包括：用于执行模拟任务的模拟执行单元; 数据存储单元，用于根据预设数据存储策略存储与所述模拟任务相关的数据; 以及数据更新单元，用于通过将存储在数据存储单元中的数据与存储在另一模拟装置中的数据进行比较来将存储在数据存储单元中的数据更新为最新数据。

3. 发明申请

WO2014204470A1 GENERATING A FINGERPRINT REPRESENTING A RESPONSE OF AN APPLICATION TO A SIMULATION OF A FAULT OF AN EXTERNAL SERVICE 审中-公开
标题翻译：产生指示用于模拟外部服务故障的应用程序的指纹
公开(公告)号：WO2014204470A1
公开(公告)日：2014-12-24
申请号：PCT/US2013/046849
申请日：2013-06-20
申请人： HEWLETT PACKARD DEVELOPMENT COMPANY, L.P.
发明人： HOROVITZ, Yair , COHEN, Ira , MORDECHAI, Eli
IPC分类号： G06F11/22
CPC分类号： G06F11/3684 , G06F11/261 , G06F11/3688 , G06F11/3692
摘要： Examples disclosed herein relate to generating a fingerprint representing a response of an application to a simulation of a fault of an external service. Examples include causing simulation of a fault of an external service in a simulation of the external service, and generating a testing application fingerprint representing a response of an application to the simulation of the fault of the external service during the testing of the application.
摘要翻译：本文公开的示例涉及生成表示应用程序对外部服务的故障的模拟的响应的指纹。示例包括在外部服务的仿真中引起对外部服务的故障的模拟，以及在应用测试期间生成表示应用程序对外部服务的故障的模拟的响应的测试应用指纹。

4. 发明申请

WO2014134416A1 REMOTELY TESTING ELECTRONIC DEVICES USING MESSAGING AND PRESENCE PROTOCOL 审中-公开
标题翻译：使用消息传递和存在协议远程测试电子设备
公开(公告)号：WO2014134416A1
公开(公告)日：2014-09-04
申请号：PCT/US2014/019336
申请日：2014-02-28
申请人： SONY CORPORATION , SONY NETWORK ENTERTAINMENT INTERNATIONAL LLC
发明人： MCCOY, Charles , SADJA, Aran , WONG, Ling Jun , XIONG, True
IPC分类号： G06F15/16
CPC分类号： G06F11/261 , G06F11/2294
摘要： Remotely testing a client device, the method including: implementing an interface of a messaging and presence protocol; starting a connection of the messaging and presence protocol between the client device and a server; initiating a test to execute steps of the test over the messaging and presence protocol connection; indicating information regarding results of the test to send over the messaging and presence protocol connection. Key words include remote testing and XMPP.
摘要翻译：远程测试客户端设备，该方法包括：实现消息和存在协议的接口; 开始客户端设备和服务器之间的消息和存在协议的连接; 启动测试以通过消息传递和存在协议连接执行测试步骤; 指示关于通过消息传递和存在协议连接发送的测试结果的信息。关键词包括远程测试和XMPP。

5. 发明申请

WO2013037300A1 并行模拟多个处理器的方法及系统、调度器审中-公开
公开(公告)号：WO2013037300A1
公开(公告)日：2013-03-21
申请号：PCT/CN2012/081353
申请日：2012-09-13
申请人：华为技术有限公司 , 叶寒栋 , 曹炯 , 叶笑春 , 王达
发明人：叶寒栋 , 曹炯 , 叶笑春 , 王达
IPC分类号： G06F11/26
CPC分类号： G06F17/5022 , G06F11/261
摘要：本发明提供一种并行模拟多个处理器的方法及系统、调度器，本实施例能够实现在并行模拟多个处理器中，通过调度器将需要调试的待模拟的处理器的调试接口信息映射到该调度器上，使得调度器能够利用主线程，通过该调试接口信息指向的需要调试的待模拟的处理器的调试接口调试该需要调试的待模拟的处理器，实现了并行模拟多个处理器时的调试。

6. 发明申请

WO2012008680A3 SYSTEM FOR FPGA DESIGN VERIFICATION IN A DISTRIBUTED ENVIRONMENT 审中-公开
标题翻译：分布式环境中FPGA设计验证系统
公开(公告)号：WO2012008680A3
公开(公告)日：2012-03-08
申请号：PCT/KR2011003025
申请日：2011-04-26
申请人： KOREA POLYTECH UNIV IND ACAD , CHOI JONG PIL
发明人： CHOI JONG PIL
IPC分类号： G06F15/16 , G06F9/455 , G06F11/22
CPC分类号： G06F11/261 , G06F17/5027 , G06F2217/04
摘要： The present invention relates to a method and system for FPGA design verification in a distributed environment, which can enable hardware limitations in SoC development to be overcome, improve convenience, and shorten development time.
摘要翻译：本发明涉及分布式环境中FPGA设计验证的方法和系统，可以克服SoC开发中的硬件限制，提高方便性，缩短开发时间。

7. 发明申请

WO2012012094A1 SCALABLE SYSTEM DEBUGGER FOR PROTOTYPE DEBUGGING 审中-公开
标题翻译：用于原型调试的可扩展系统调试器
公开(公告)号：WO2012012094A1
公开(公告)日：2012-01-26
申请号：PCT/US2011/041794
申请日：2011-06-24
申请人： INPA SYSTEMS, INC. , CHANG, Chioumin, M. , HUANG, Thomas, B. , TSAI, Huan-Chih , CHANG, Ting-Mao
发明人： CHANG, Chioumin, M. , HUANG, Thomas, B. , TSAI, Huan-Chih , CHANG, Ting-Mao
IPC分类号： G06F11/26 , G06F17/50
CPC分类号： G06F11/261
摘要： A prototype debugging system controlled by a host processor over a host bus includes: (a) a vector processor interface bus; (b) one or more programmable logic circuits, at least one of which provided to implement: (i) a logic circuit under verification; (ii) one or more programmable embedded debug circuits each receiving a first group of selected signals from the logic circuit under verification and providing control signals for (1) selecting a portion of the first group of selected signals, or (2) affecting the values of a second group of selected signals in the logic circuit under verification based on a portion of the first group of selected signals satisfying a predetermined triggering condition, wherein the programmable embedded debug circuits each including a built-in memory for storing signal vectors, the programmable embedded debug circuits each being configured according to a trigger specification defining one or more trigger states and triggering conditions; and (iii) a local debugging controller that controls programmable embedded debug circuits and transfers signal vectors between the built-in memories of the programmable embedded debug circuits and the vector processor interface bus; and (c) a vector processor which controls transferring of signal vectors between the host processor and the vector processor interface bus.
摘要翻译：由主处理器通过主机总线控制的原型调试系统包括：（a）向量处理器接口总线; （b）一个或多个可编程逻辑电路，其中至少一个被提供用于实现：（i）正在验证的逻辑电路; （ii）一个或多个可编程嵌入式调试电路，每个接收来自所述逻辑电路的第一组选定信号，并且提供用于（1）选择所述第一组选定信号的一部分的控制信号，或（2）影响所述值基于满足预定触发条件的所述第一组选择信号的一部分，所述逻辑电路中的所选逻辑电路中的第二组选择信号，其中所述可编程嵌入式调试电路各自包括用于存储信号向量的内置存储器，所述可编程嵌入式调试电路各自根据定义一个或多个触发状态和触发条件的触发规范进行配置; 和（iii）本地调试控制器，其控制可编程嵌入式调试电路并在可编程嵌入式调试电路的内置存储器和矢量处理器接口总线之间传送信号矢量; 以及（c）矢量处理器，其控制主处理器和矢量处理器接口总线之间的信号矢量的传送。

8. 发明申请

WO2012006048A1 SURROGATE CIRCUIT FOR TESTING AN INTERFACE 审中-公开
标题翻译：用于测试接口的电流检测电路
公开(公告)号：WO2012006048A1
公开(公告)日：2012-01-12
申请号：PCT/US2011/042089
申请日：2011-06-28
申请人： QUALCOMM INCORPORATED , CHUN, Christopher, Kong, Yee , SRINIVASAN, Anand
发明人： CHUN, Christopher, Kong, Yee , SRINIVASAN, Anand
IPC分类号： G06F11/26
CPC分类号： G06F11/261 , G06F11/221
摘要： A semiconductor die includes interface logic for performing a function on an external device, and a surrogate circuit in communication with the interface logic. The surrogate circuit has a similar operation to that of the external circuit, and the interface logic facilitates testing of the interface logic by attempting to perform the function on the surrogate circuit. The interface logic may be a memory interface, and the surrogate circuit may be a memory circuit that is a smaller and simpler replica of an external memory die. The surrogate circuit allows the interface logic to be tested before the semiconductor die is physically coupled to the external device, for exampled in a three dimensional ( 3D) integrated circuit (IC).
摘要翻译：半导体管芯包括用于在外部设备上执行功能的接口逻辑和与接口逻辑通信的代理电路。替代电路具有与外部电路类似的操作，并且接口逻辑有助于通过尝试执行代理电路上的功能来测试接口逻辑。接口逻辑可以是存储器接口，并且代理电路可以是作为外部存储器管芯的更小和更简单的副本的存储器电路。替代电路允许在半导体管芯物理耦合到外部器件之前测试接口逻辑，以便在三维（3D）集成电路（IC）中进行示例。

9. 发明申请

WO2011136212A1 論理回路エミュレータ及び論理回路エミュレータの制御方法审中-公开
标题翻译：逻辑电路仿真器和逻辑电路仿真器的控制方法
公开(公告)号：WO2011136212A1
公开(公告)日：2011-11-03
申请号：PCT/JP2011/060148
申请日：2011-04-26
申请人：日本電気株式会社 , 鈴木紀章
发明人：鈴木　紀章
IPC分类号： G06F11/22 , G01R31/28 , G06F17/50
CPC分类号： G06F17/5027 , G06F11/261 , G06F17/5022 , G06F17/5054 , H03K19/17744
摘要：　各サブシステムは、自身のサブ回路の状態が進んだか否かに応じて、他のサブシステムに対して、次のエミュレーションクロックサイクルに進むことを許可する許可通知を出力し、自身のサブ回路から出力された信号であって他のサブシステムのサブ回路へ送信すべき信号が変化した場合には、次のエミュレーションクロックサイクルまでに該他のサブシステムに対して該信号の転送要求を出力し、自身のサブ回路から他のサブシステムのサブ回路への信号を転送していない場合において、他のサブシステムから許可通知を受けるとともに転送要求を受けていないときには、自身のサブ回路に対するクロック信号を出力して、自身のサブ回路を次のエミュレーションクロックサイクルに進める。複数のサブシステムを含む論理回路エミュレータにおいて、エミュレーションクロックを高速化する。
摘要翻译：公开了一种逻辑电路仿真器，其中每个子系统根据子系统的子电路的状态是否提前而输出授权许可的授权通知，以进入到另一个子系统的以下仿真时钟周期。如果是从子系统的子电路输出并且要发送到另一子系统的子电路的信号的信号已经改变，则信号的传送请求被输出到另一个子系统在以下仿真时钟周期的时间。在从先前提到的子系统的子电路到另一子系统的子电路的信号尚未被传送的情况下，当从另一个子系统接收到授权通知并且尚未接收到转移请求时，输出第一提到的子系统的子电路的时钟信号，使第一提到的子系统的子电路前进到以下仿真时钟周期。在包括多个子系统的逻辑电路仿真器中，仿真时钟的速度增加。

10. 发明申请

WO2010034831A1 DISPOSITIF DE SECURISATION D'UN COMPOSANT ELECTRONIQUE 审中-公开
标题翻译：用于保护电子元件的装置
公开(公告)号：WO2010034831A1
公开(公告)日：2010-04-01
申请号：PCT/EP2009/062505
申请日：2009-09-28
申请人： THALES , IZARD, Christophe , JEULIN, Franck
发明人： IZARD, Christophe , JEULIN, Franck
IPC分类号： G06F11/36 , G06F11/26
CPC分类号： G06F11/3648 , G06F11/261
摘要： L'invention concerne un dispositif de sécurisation d'un composant électronique comprenant un processeur (11 ), un module espion (12) permettant d'interroger des registres du processeur (11 ), des moyens de connexion (13) permettant de raccorder le module espion (12) à des moyens d'activation (14) du module espion (12), les moyens d'activation (14) étant externes au composant (10), le module espion (12) exécutant, lors de son activation, un programme spécifique stocké à une adresse d'une mémoire (15) du composant (10). Selon l'invention, le composant (10) comprend une mémoire de sécurisation (16) pouvant contenir des instructions permettant un saut vers le programme spécifique. Ce saut est présent lors d'opération de test du composant et est supprimé lors du fonctionnement opérationnel du composant (10). Ainsi même en cas d'activation intempestive du module espion (12), le programme spécifique n'est pas lancé.
摘要翻译：本发明涉及一种用于固定电子部件的装置，所述装置包括处理器（11），能询问处理器（11）的间谍模块（12）进行寄存，用于连接间谍模块（12）的连接装置）到所述间谍模块（12）的激活装置（14），所述激活装置（14）在组件（10）之外，并且所述间谍模块（12）在其启动时执行存储在所述组件地址在组件（10）的存储器（15）中。根据本发明，组件（10）包括可以包含能够转移到所述特定程序的指令的安全存储器（16）。在组件的测试操作期间存在移位，并且在组件（10）的功能操作期间被取消。因此，即使间谍模块（12）意外地被激活，也不执行特定的程序。

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