专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

91. 发明申请

WO2014018056A1 STORING MEMORY WITH NEGATIVE DIFFERENTIAL RESISTANCE MATERIAL 审中-公开
标题翻译：存储记忆与负面的差别电阻材料
公开(公告)号：WO2014018056A1
公开(公告)日：2014-01-30
申请号：PCT/US2012/048605
申请日：2012-07-27
申请人： HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P. , PICKETT, Matthew D.
发明人： PICKETT, Matthew D.
IPC分类号： H01L27/10 , H01L27/108 , H01L21/8242 , H01L27/11 , H01L21/8246
CPC分类号： G11C11/39 , G11C11/40 , G11C13/0002 , G11C13/004 , G11C13/0069 , G11C2013/0045 , G11C2213/79 , G11C2213/82 , H01L27/1052 , H01L27/2436 , H01L27/26 , H01L45/04 , H01L45/1233 , H01L45/146 , H01L47/00
摘要： A memory cell includes a transistor with a first source/drain terminal spaced apart from a second source/drain terminal with a semiconductor material; a gate terminal located proximate the semiconductor material such that an increase in a gate terminal voltage increases a conductivity of the semiconductor material; and the first source/drain terminal being connected in series to a negative differential resistance material.
摘要翻译：存储单元包括晶体管，其具有与具有半导体材料的第二源极/漏极端子间隔开的第一源极/漏极端子; 位于半导体材料附近的栅极端子，使得栅极端子电压的增加增加了半导体材料的导电性; 并且第一源极/漏极端子串联连接到负的差分电阻材料。

92. 发明申请

WO2013117097A1 SRAM器件及其制造方法审中-公开
公开(公告)号：WO2013117097A1
公开(公告)日：2013-08-15
申请号：PCT/CN2012/085446
申请日：2012-11-28
申请人：无锡华润上华半导体有限公司
发明人：孙晓峰 , 丁海滨 , 韩领
IPC分类号： H01L27/11 , H01L21/8244
CPC分类号： H01L27/1104 , H01L27/0207
摘要：一种SRAM器件及其制造方法。SRAM器件包括：衬底（100）；位于衬底（100）上的阱区（101），阱区（101）被浅沟槽（102）隔离开来；位于阱区（101）内、与浅沟槽（102）相邻的源区（103）；位于阱区（101）上的层间介质（104），层间介质（104）内设置有与源区（103）相连的接触孔（105），接触孔（105）在源区（103）与浅沟槽（102）连线的方向上使源区（103）成对称分布。SRAM器件在器件的边缘处所产生的漏电较小，器件的良率较高。

93. 发明申请

WO2013018156A1 SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING SAME 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2013018156A1
公开(公告)日：2013-02-07
申请号：PCT/JP2011067443
申请日：2011-07-29
申请人： RENESAS ELECTRONICS CORP , NII KOJI , YABUUCHI MAKOTO , TSUKAMOTO YASUMASA , MASUDA KENGO
发明人： NII KOJI , YABUUCHI MAKOTO , TSUKAMOTO YASUMASA , MASUDA KENGO
IPC分类号： H01L21/8244 , H01L27/11
CPC分类号： H01L27/11 , G11C11/412 , H01L21/26586 , H01L27/0207 , H01L27/1104 , H01L29/1083 , H01L29/66659
摘要： In the region directly below an access gate electrode (AG1) in an SRAM memory cell, a halo region (AHS) is formed so as to be contiguous to the source-drain region (SDS), and a halo region (AHB) is formed so as to be contiguous to the source-drain region (SDB). In the region directly below a drive gate electrode (DG1), a halo region (DHS) is formed so as to be contiguous to the source-drain region (SDS), and a halo region (DHE) is formed so as to be contiguous to the source-drain region (SDE). The impurity concentration of the halo region (AHS) is set to a higher level than the impurity concentration of the halo region (AHB), and the impurity concentration of the halo region (DHS) is set to a higher level than the impurity concentration of the halo region (DHE). The impurity concentration of the halo region (AHB) and the impurity concentration of the halo region (DHE) are different.
摘要翻译：在SRAM存储单元中的存取栅电极（AG1）正下方的区域中，形成与源 - 漏区（SDS）连续的卤区（AHS），形成晕区（AHB）以便与源极 - 漏极区（SDB）相邻。在驱动栅电极（DG1）正下方的区域形成卤素区域（DHS），以便与源极 - 漏极区域（SDS）邻接，形成晕圈（DHE）以便连续到源极 - 漏极区（SDE）。卤素区域（AHS）的杂质浓度被设定为比卤区的杂质浓度（AHB）更高的水平，并且卤素区域（DHS）的杂质浓度被设定为比杂质浓度高晕圈（DHE）。卤素区域（AHB）的杂质浓度和卤素区域（DHE）的杂质浓度不同。

94. 发明申请

WO2012108977A3 MEMORY CELLS, MEMORY ARRAYS, METHODS OF FORMING MEMORY CELLS, AND METHODS OF FORMING A SHARED DOPED SEMICONDUCTOR REGION OF A VERTICALLY ORIENTED THYRISTOR AND A VERTICALLY ORIENTED ACCESS TRANSISTOR 审中-公开
公开(公告)号：WO2012108977A3
公开(公告)日：2012-08-16
申请号：PCT/US2012/021438
申请日：2012-01-16
申请人： MICRON TECHNOLOGY, INC. , TANG, Sanh, D.
发明人： TANG, Sanh, D.
IPC分类号： H01L27/11 , H01L21/8244
摘要： A memory cell includes a thyristor having a plurality of alternately doped, vertically superposed semiconductor regions; a vertically oriented access transistor having an access gate; and a control gate operatively laterally adjacent one of the alternately doped, vertically superposed semiconductor regions. The control gate is spaced laterally of the access gate. Other embodiments are disclosed, including methods of forming memory cells and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor.

95. 发明申请

WO2012108151A1 不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置审中-公开
标题翻译：非易失性锁存电路，非易失性FLIP-FLOP电路和非易失性信号处理装置
公开(公告)号：WO2012108151A1
公开(公告)日：2012-08-16
申请号：PCT/JP2012/000715
申请日：2012-02-02
申请人：パナソニック株式会社 , 加藤佳一
发明人：加藤　佳一
IPC分类号： H03K3/356 , G11C11/412 , H01L21/8244 , H01L27/105 , H01L27/11 , H01L45/00 , H01L49/00 , H03K3/037
CPC分类号： G11C13/0021 , G11C11/4125 , H01L27/2436 , H01L45/08 , H01L45/1233 , H01L45/146 , H03K3/0375 , H03K3/356008
摘要：　本発明の不揮発性ラッチ回路（１００）は、クロスカップル接続されたインバータ回路（２０）とインバータ回路（２１）の出力同士がトランジスタ（６）、抵抗変化素子（１）およびトランジスタ（７）の順序で接続された直列回路により接続され、トランジスタ（６）および（７）の制御端子への電圧印加によりラッチ状態のストア動作およびリストア動作が制御され、抵抗変化素子（１）の両端電位が加算された量を増幅し反転したものをインバータ回路（２０）または（２１）の入力に戻すことで抵抗変化素子（１）のフォーミング工程を実行することが可能な論理状態に復帰させる。
摘要翻译：根据本发明的非易失性锁存电路（100）是通过将逆变器电路（20）的输出与逆相器电路（21）的两端相互连接形成的，该串联电路是通过将串联电路 6），电阻变化元件（1）和晶体管（7），并且通过向晶体管（6和7）的控制端施加电压来控制锁存状态下的存储操作和恢复操作，并且按顺序为了将锁存电路返回到可以进行电阻变化元件（1）的形成处理的逻辑状态，电阻变化元件（1）的两端之间的电位被加到一个值上，并且相加值被放大并反相，并返回到逆变器电路（20或21）的输入端。

96. 发明申请

WO2012090799A1 SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2012090799A1
公开(公告)日：2012-07-05
申请号：PCT/JP2011/079579
申请日：2011-12-14
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD. , YAMAZAKI, Shunpei
发明人： YAMAZAKI, Shunpei
IPC分类号： H01L21/336 , H01L21/822 , H01L21/8242 , H01L21/8244 , H01L21/8247 , H01L27/04 , H01L27/108 , H01L27/11 , H01L27/115 , H01L29/786 , H01L29/788 , H01L29/792
CPC分类号： H01L29/7869 , H01L21/02554 , H01L21/02565 , H01L21/02631 , H01L21/426 , H01L27/1203 , H01L27/1225 , H01L27/1229 , H01L29/04 , H01L29/0847 , H01L29/36 , H01L29/42364 , H01L29/42384 , H01L29/4908 , H01L29/66969 , H01L29/78621 , H01L29/78696
摘要： A semiconductor device in which fluctuation in electric characteristics due to miniaturization is less likely to be caused is provided. The semiconductor device includes an oxide semiconductor film including a first region, a pair of second regions in contact with side surfaces of the first region, and a pair of third regions in contact with side surfaces of the pair of second regions; a gate insulating film provided over the oxide semiconductor film; and a first electrode that is over the gate insulating film and overlaps with the first region. The first region is a CAAC oxide semiconductor region. The pair of second regions and the pair of third regions are each an amorphous oxide semiconductor region containing a dopant. The dopant concentration of the pair of third regions is higher than the dopant concentration of the pair of second regions.
摘要翻译：提供了不太可能引起由于小型化导致的电特性波动的半导体器件。半导体器件包括氧化物半导体膜，其包括第一区域，与第一区域的侧表面接触的一对第二区域和与该对第二区域的侧表面接触的一对第三区域; 设置在所述氧化物半导体膜上的栅极绝缘膜; 以及在所述栅极绝缘膜上方并与所述第一区域重叠的第一电极。第一区域是CAAC氧化物半导体区域。一对第二区域和一对第三区域分别是含有掺杂剂的非晶氧化物半导体区域。一对第三区域的掺杂剂浓度高于该对第二区域的掺杂剂浓度。

97. 发明申请

WO2011109147A3 THYRISTOR-BASED MEMORY CELLS, DEVICES AND SYSTEMS INCLUDING THE SAME AND METHODS FOR FORMING THE SAME 审中-公开
标题翻译：基于记录介质的存储器单元，包括其的设备和系统及其形成方法
公开(公告)号：WO2011109147A3
公开(公告)日：2011-11-24
申请号：PCT/US2011024376
申请日：2011-02-10
申请人： MICRON TECHNOLOGY INC , TANG SANH D
发明人： TANG SANH D
IPC分类号： H01L27/11 , H01L21/8244
CPC分类号： H01L27/1027 , H01L21/28088 , H01L21/32051 , H01L21/32055 , H01L21/32133 , H01L29/401 , H01L29/42308 , H01L29/66363 , H01L29/749
摘要： Semiconductor devices including a plurality of thyristor-based memory cells, each having a cell size of 4F2, and methods for forming the same are provided. The thyristor-based memory cells each include a thyristor having vertically superposed regions of alternating dopant types, and a control gate. The control gate may be electrically coupled with one or more of the thyristors and may be operably coupled to a voltage source. The thyristor-based memory cells may be formed in an array on a conductive strap, which may function as a cathode or a data line. A system may be formed by integrating the semiconductor devices with one or more memory access devices or conventional logic devices, such as a complementary metal-oxide-semiconductor (CMOS) device.
摘要翻译：提供了包括多个基于晶闸管的存储单元的半导体器件，每个存储单元的单元尺寸为4F2，以及形成该晶体管的存储单元的形成方法。基于晶闸管的存储单元各自包括具有交替掺杂剂类型的垂直叠置区域的晶闸管和控制栅极。控制栅极可以与一个或多个晶闸管电耦合，并且可以可操作地耦合到电压源。基于晶闸管的存储单元可以形成为阵列中的导电带，其可以用作阴极或数据线。可以通过将半导体器件与诸如互补金属氧化物半导体（CMOS）器件的一个或多个存储器访问器件或常规逻辑器件集成来形成系统。

98. 发明申请

WO2010100693A1 半導体集積回路审中-公开
标题翻译：半导体集成电路
公开(公告)号：WO2010100693A1
公开(公告)日：2010-09-10
申请号：PCT/JP2009/005927
申请日：2009-11-06
申请人：パナソニック株式会社 , 山上由展
发明人：山上由展
IPC分类号： H03K19/0175 , H01L21/822 , H01L21/8238 , H01L21/8244 , H01L27/04 , H01L27/092 , H01L27/10 , H01L27/11
CPC分类号： H01L27/0207 , H01L27/0629 , H01L27/0808 , H01L27/0811
摘要：　半導体集積回路において、第１の電源ＶＤＤと第２の電源（接地電源）との間に直列に接続されたＰ型ＭＯＳトランジスタＭＰ１１と２以上のＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２とが備えられる。入力端子ＩＮは前記Ｐ型ＭＯＳトランジスタＭＰ１１のゲート端子と前記Ｎ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲート端子とに接続される。更に、Ｐ型ＭＯＳトランジスタＭＰ１１とＮ型ＭＯＳトランジスタＭＮ１１の接点である出力端子ＯＵＴに接続した１以上の容量素子Ｃ１を有し、Ｐ型ＭＯＳトランジスタＭＰ１１の駆動能力を、２以上に直列接続したＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２の総駆動能力よりも大きく構成する。従って、トランジスタの特性ばらつきによる遅延回路の遅延時間の変動を抑制することが可能であり、更に、製造工程における加工ばらつきに強く、レイアウト拡張性に優れた半導体集積回路が小面積に提供される。
摘要翻译：一种具有p-MOS晶体管（MP11）和至少两个n-MOS晶体管（MN11，MN12）的半导体集成电路，其串联连接在第一电源（VDD）和第二电源（接地电源）。输入端子（IN）连接到p-MOS晶体管（MP11）的栅极端子和n-MOS晶体管（MN11，MN12）的栅极端子。此外，至少一个电容端子（C1）连接到作为p-MOS晶体管（MP11）和n-MOS晶体管（MN11）的结的输出端子（OUT），以配置p型MOS晶体管 MOS晶体管（MP11）大于至少两个串联连接的n-MOS晶体管（MN11，MN12）的总驱动能力。因此，半导体集成电路能够抑制由特性变化引起的延迟电路的延迟时间的变动，对制造工序中的工艺变化的强耐受性优异的布局可扩展性，并且可以在小面积上提供。

99. 发明申请

WO2010074973A3 TRIGATE STATIC RANDOM-ACCESS MEMORY WITH INDEPENENT SOURCE AND DRAIN ENGINEERING, AND DEVICES MADE THEREFROM 审中-公开
公开(公告)号：WO2010074973A3
公开(公告)日：2010-07-01
申请号：PCT/US2009/067281
申请日：2009-12-09
申请人： INTEL CORPORATION , PILLARESITTY, Ravi , RACHMADY, Willy , DOYLE, Brian , CHAU, Robert S.
发明人： PILLARESITTY, Ravi , RACHMADY, Willy , DOYLE, Brian , CHAU, Robert S.
IPC分类号： H01L21/8244 , H01L27/11
摘要： A static random-access memory circuit includes at least one access device including source and drain sections for a pass region, at least one pull-up device and at least one pull-down device including source-and-drain sections for a pull-down region. The static random-access memory circuit is configured with external resistivity (R ext ) for the pull-down region to be lower than R ext for the pass region. Processes of achieving the static random-access memory circuit include source-and-drain epitaxy.

100. 发明申请

WO2009138739A3 SOURCE CONTROLLED SRAM 审中-公开
标题翻译：源控制SRAM
公开(公告)号：WO2009138739A3
公开(公告)日：2010-01-28
申请号：PCT/GB2009001194
申请日：2009-05-13
申请人： SILICON BASIS LTD , BEAT ROBERT
发明人： BEAT ROBERT
IPC分类号： H01L27/11 , G11C11/412 , H01L21/8244 , H01L27/02 , H03K19/177
CPC分类号： H01L27/1104 , G11C11/412 , H01L27/0207 , H01L27/11
摘要： The present invention provides a CMOS SRAM cell comprising two cross-coupled inverters each comprising a pmos and an nmos transistor, a first signal line connected to the sources of each of the nmos transistors, a second signal line, parallel to the first signal line, and connected to the source of one of said pmos transistors, and a third signal line connected to the source of the other of said pmos transistors, wherein the third signal line is orthogonally connected to the first and second signal lines. The present invention also provides a CMOS SRAM cell comprising two cross-coupled inverters, a pair of bitlines for writing data to the cell, and at least one further bitline for reading data from the cell.
摘要翻译：本发明提供了一种CMOS SRAM单元，包括两个交叉耦合的反相器，每个包括一个pmos和一个nmos晶体管，连接到每个nmos晶体管的源极的第一信号线，与第一信号线平行的第二信号线，并且连接到所述pmos晶体管之一的源极，以及连接到所述pmos晶体管中另一个的源极的第三信号线，其中所述第三信号线正交地连接到所述第一和第二信号线。本发明还提供一种CMOS SRAM单元，其包括两个交叉耦合的反相器，用于向该单元写入数据的一对位线以及用于从该单元读取数据的至少一个另外的位线。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式