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1. 发明申请

WO2016079650A1 SEMICONDUCTOR DEVICE AND MEMORY DEVICE 审中-公开
标题翻译：半导体器件和存储器件
公开(公告)号：WO2016079650A1
公开(公告)日：2016-05-26
申请号：PCT/IB2015/058830
申请日：2015-11-16
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD.
发明人： YAMAZAKI, Shunpei , TSUTSUI, Kazuhiro , MATSUDA, Shinpei
IPC分类号： H01L29/786 , C23C14/08 , H01L21/8234 , H01L21/8242 , H01L27/06 , H01L27/08 , H01L27/088 , H01L27/10 , H01L27/108 , H01L27/146
CPC分类号： H01L29/78696 , H01L27/10805 , H01L27/10814 , H01L27/1225 , H01L27/14634 , H01L29/24 , H01L29/66818 , H01L29/7853 , H01L29/7869
摘要： The present invention provides a transistor having a high on-state current. The transistor includes a plurality of fins, a first oxide semiconductor, a gate insulating film, and a gate electrode. One of adjacent two fins includes a second oxide semiconductor and a third oxide semiconductor. The other includes a fourth oxide semiconductor and the third oxide semiconductor. The second oxide semiconductor and the fourth oxide semiconductor include regions that face each other with the gate electrode positioned therebetween. The gate electrode and the second oxide semiconductor overlap with each other with the gate insulating film and the first oxide semiconductor positioned therebetween. The gate electrode and the fourth oxide semiconductor overlap with each other with the gate insulating film and the first oxide semiconductor positioned therebetween.
摘要翻译：本发明提供一种具有高导通电流的晶体管。晶体管包括多个散热片，第一氧化物半导体，栅极绝缘膜和栅电极。相邻的两个散热片之一包括第二氧化物半导体和第三氧化物半导体。另一方面包括第四氧化物半导体和第三氧化物半导体。第二氧化物半导体和第四氧化物半导体包括彼此面对的区域，栅电极位于它们之间。栅电极和第二氧化物半导体彼此重叠，栅极绝缘膜和第一氧化物半导体位于它们之间。栅电极和第四氧化物半导体与栅极绝缘膜和位于其间的第一氧化物半导体彼此重叠。

2. 发明申请

WO2016067895A1 アンチヒューズメモリおよび半導体記憶装置审中-公开
标题翻译：防静电存储器和半导体存储器件
公开(公告)号：WO2016067895A1
公开(公告)日：2016-05-06
申请号：PCT/JP2015/078732
申请日：2015-10-09
申请人：株式会社フローディア
发明人：谷口　泰弘 , 葛西　秀男 , 川嶋　泰彦 , 櫻井　良多郎 , 品川　裕 , 奥山　幸祐
IPC分类号： H01L27/10 , G11C16/02 , G11C16/06 , G11C17/06
CPC分类号： H01L27/11206 , G11C17/06 , G11C17/16 , G11C17/18 , H01L23/5252 , H01L23/5256 , H01L27/0629 , H01L27/10805 , H01L27/11502 , H01L27/11585
摘要：　アンチヒューズメモリ（2b）では、従来のような制御回路を用いずに、メモリゲート電極（G）およびワード線（WL1）の電圧値によって、メモリゲート電極（G）からワード線（WL1）への電圧印加が逆方向バイアスの電圧となるような半導体接合構造の整流素子（3）を設け、当該整流素子（3）によってメモリゲート電極（G）からワード線（WL1）への電圧印加を遮断するようにしたことから、従来のようなメモリキャパシタへの電圧印加を選択的に行うスイッチトランジスタや、スイッチトランジスタにオンオフ動作を行わせるためのスイッチ制御回路が不要になり、その分、小型化を図り得るアンチヒューズメモリおよび半導体記憶装置を提案する。
摘要翻译：反熔丝存储器（2b）设置有整流元件（3），该整流元件（3）具有半导体结结构，其被配置为使得存储栅电极（G）和字线（WL1）的电压值引起施加到字线 WL1）从存储栅电极（G）转换为反向偏置电压，所述反熔丝存储器（2b）被配置为使得从存储栅电极（G）施加到字线（WL1）的电压被切断，整流元件（3）。结果，反熔丝存储器（2b）不使用传统的控制电路，并且不需要用于选择性地向常规存储电容器施加电压的开关晶体管或用于执行开关晶体管的导通截止操作的开关控制电路，从而可以相应地减小反熔丝存储器（2b）的尺寸。还提供了一种半导体存储装置。

3. 发明申请

WO2014185274A1 強誘電体膜付きシリコン基板审中-公开
标题翻译：具有附着在其上的电介质薄膜的硅衬底
公开(公告)号：WO2014185274A1
公开(公告)日：2014-11-20
申请号：PCT/JP2014/062039
申请日：2014-05-01
申请人：三菱マテリアル株式会社
发明人：土井　利浩 , 桜井　英章 , 曽山　信幸
IPC分类号： H01L21/316 , H01L21/8246 , H01L27/105 , H01L41/318 , H01L41/319
CPC分类号： H01L41/1876 , C23C18/1216 , C23C18/1254 , H01L21/02197 , H01L21/02282 , H01L27/10805 , H01L27/11507 , H01L28/55 , H01L29/516 , H01L29/517 , H01L37/025 , H01L41/0815 , H01L41/318 , H01L41/319
摘要：　基板本体１１上にゾルゲル法により形成されたＰＺＴ系の強誘電体膜１２中の残留応力が－１４ＭＰａ～－３１ＭＰａであり、強誘電体膜１２が（１００）面に結晶配向される。
摘要翻译：使用溶胶 - 凝胶法形成在基板主体（11）上的PZT型铁电体膜（12）中的残余应力为-14MPa〜-31MPa，强电介质膜（12）在表面（100 ）。

4. 发明申请

WO2014092084A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2014092084A1
公开(公告)日：2014-06-19
申请号：PCT/JP2013/083099
申请日：2013-12-10
申请人：ピーエスフォールクスコエスエイアールエル , 迫信行 , 蓮沼英司 , 大塚啓介
发明人：迫　信行 , 蓮沼　英司 , 大塚　啓介
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L28/90 , H01L21/02063 , H01L21/31111 , H01L21/31116 , H01L21/31144 , H01L27/10805 , H01L27/10852 , H01L28/91
摘要：　半導体装置は，半導体基板（1）の表面に平行な第１方向（Y），第２方向（X）に沿って配列され，半導体基板の表面に垂直な第３方向（Z）に延在する複数の下部電極（21）と，下部電極の上端部に配置され，複数の第１開口（OP11－OP61）を有する第１サポート膜（14）と，第３方向に関し複数の下部電極の中間に配置され，第１開口と同一パターンで平面的に位置整合した複数の第２開口（OP12－OP62）を有する第２サポート膜（10）と，複数の下部電極の表面を覆う容量絶縁膜（25）と，容量絶縁膜の表面を覆う上部電極（26）を含む。第１開口（OP21）及び第２開口（OP22）の各々は，第２方向に隣接する４個の下部電極を単位下部電極群として第１方向に隣接する２個の単位下部電極群に含まれる８個の下部電極（C1－C4，D1－D4）の各々の一部を一括して開口内に位置させて構成される。
摘要翻译：该半导体装置包括：沿第一方向（Y）排列成行的下部电极（21）和与半导体基板（1）的表面平行的第二方向（X），并且沿第三方向（Z）延伸; 垂直于半导体衬底的表面; 第一支撑膜（14），其布置在下电极的上端并具有多个第一开口（OP11-OP61）; 第二支撑膜（10），其在第三方向上布置在下电极的中间，并且具有在与第一开口相同的图案的平面中对准的多个第二开口（OP12-OP62）; 覆盖下电极表面的电容绝缘膜（25）; 和覆盖电容绝缘膜表面的上电极（26）。每个第一开口（OP21）和第二开口（OP22）被构造成使得包含在沿第一方向相邻的两个下电极单元组中的八个下电极（C1-C4，D1-D4）中的每一个的一部分被共同定位在开口内部，其中下电极单元组被定义为在第二方向上相邻的四个下电极。

5. 发明申请

WO2011074392A1 SEMICONDUCTOR DEVICE 审中-公开
标题翻译：半导体器件
公开(公告)号：WO2011074392A1
公开(公告)日：2011-06-23
申请号：PCT/JP2010/071198
申请日：2010-11-19
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD. , YAMAZAKI, Shunpei , KOYAMA, Jun , KATO, Kiyoshi
发明人： YAMAZAKI, Shunpei , KOYAMA, Jun , KATO, Kiyoshi
IPC分类号： H01L21/8242 , H01L21/8247 , H01L27/108 , H01L27/115 , H01L29/786 , H01L29/788 , H01L29/792
CPC分类号： H01L27/115 , G11C16/0416 , H01L21/28518 , H01L23/528 , H01L27/10805 , H01L27/10855 , H01L27/11517 , H01L27/1156 , H01L27/1207 , H01L27/1225 , H01L27/1255 , H01L28/40 , H01L29/24 , H01L29/6659 , H01L29/78 , H01L29/7869 , H01L2924/0002 , H01L2924/00
摘要： A first transistor including a channel formation region, a first gate insulating layer, a first gate electrode, and a first source electrode and a first drain electrode; a second transistor including an oxide semiconductor layer, a second source electrode and a second drain electrode, a second gate insulating layer, and a second gate electrode; and a capacitor including one of the second source electrode and the second drain electrode, the second gate insulating layer, and an electrode provided to overlap with one of the second source electrode and the second drain electrode over the second gate insulating layer are provided. The first gate electrode and one of the second source electrode and the second drain electrode are electrically connected to each other.
摘要翻译：第一晶体管，包括沟道形成区域，第一栅极绝缘层，第一栅极电极和第一源极电极以及第一漏极电极; 第二晶体管，包括氧化物半导体层，第二源极和第二漏极，第二栅极绝缘层和第二栅电极; 并且设置包括第二源电极和第二漏电极之一的电容器，第二栅极绝缘层和设置成与第二栅极绝缘层上的第二源电极和第二漏极之一重叠的电极。第一栅极电极和第二源极电极和第二漏极电极中的一个彼此电连接。

6. 发明申请

WO2008073776B1 TRANSISTOR GATES INCLUDING COBALT SILICIDE, SEMICONDUCTOR DEVICE STRUCTURES INCLUDING THE TRANSISTOR GATES, PRECURSOR STRUCTURES, AND METHODS OF FABRICATION 审中-公开
标题翻译：包括二氧化硅的晶体管，包括晶体管栅极的半导体器件结构，前驱体结构和制造方法
公开(公告)号：WO2008073776B1
公开(公告)日：2008-12-11
申请号：PCT/US2007086487
申请日：2007-12-05
申请人： MICRON TECHNOLOGY INC , HU YONGJUN JEFF
发明人： HU YONGJUN JEFF
IPC分类号： H01L21/28
CPC分类号： H01L29/4975 , H01L21/28273 , H01L27/105 , H01L27/10805 , H01L27/10891 , H01L27/115 , H01L27/11521
摘要： A method for fabricating a transistor gate with a conductive element that includes cobalt suicide includes use of a sacrificial material as a place-holder between sidewall spacers of the transistor gate until after high temperature processes, such as the fabrication of raised source and drain regions, have been completed. In addition, semiconductor devices (e.g., DRAM devices and NAND flash memory devices) with transistor gates that include cobalt suicide in their conductive elements are also disclosed, as are transistors with raised source and drain regions and cobalt suicide in the transistor gates thereof. Intermediate semiconductor device structures that include transistor gates with sacrificial material or a gap between upper portions of sidewall spacers are also disclosed.
摘要翻译：制造具有包括硅化钴的导电元件的晶体管栅极的方法包括使用牺牲材料作为晶体管栅极的侧壁间隔物之间的位置保持器，直到高温处理（例如，升高的源极和漏极区域的制造）已经完成此外，还公开了在其导电元件中包括硅化钴的晶体管栅极的半导体器件（例如，DRAM器件和NAND闪速存储器件），其晶体管的晶体管栅极中具有升高的源极和漏极区域以及硅化钴。还公开了包括具有牺牲材料的晶体管栅极或侧壁间隔物的上部之间的间隙的中间半导体器件结构。

7. 发明申请

WO2005106961A1 MOS CAPACITOR AND SEMICONDUCTOR DEVICE 审中-公开
标题翻译： MOS电容器和半导体器件
公开(公告)号：WO2005106961A1
公开(公告)日：2005-11-10
申请号：PCT/JP2005/008087
申请日：2005-04-21
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD. , KATO, KIYOSHI , SHIONOIRI, YUTAKA
发明人： KATO, KIYOSHI , SHIONOIRI, YUTAKA
IPC分类号： H01L29/786
CPC分类号： H01L27/1266 , G02F1/136213 , H01L21/288 , H01L21/32051 , H01L21/76801 , H01L21/76829 , H01L21/76838 , H01L27/0811 , H01L27/10805 , H01L27/1214 , H01L27/13 , H01L29/04 , H01L29/78675
摘要： A capacitor capable of functioning as a capacitor even when an AC voltage is applied thereto is provided without increasing the manufacturing steps of a semiconductor device. A transistor is used as a MOS capacitor where a pair of impurity regions formed on opposite sides of a channel formation region are each doped with impurities of different conductivity so as to be used as a source region or a drain region. Specifically, assuming that an impurity region that is doped with N-type impurities is referred to as an N-type region while an impurity region that is doped with P-type impurities is referred to as a P-type region, a transistor is provided where a channel formation region is interposed between the N-type region and the P-type region, which is used as a MOS capacitor.
摘要翻译：在不增加半导体器件的制造步骤的情况下，即使在施加交流电压的情况下，也可以提供能够作为电容器起作用的电容器。晶体管用作MOS电容器，其中形成在沟道形成区域的相对侧上的一对杂质区域各自掺杂有不同导电性的杂质，以便用作源极区域或漏极区域。具体地说，假定掺杂有N型杂质的杂质区域称为N型区域，而掺杂有P型杂质的杂质区域称为P型区域，则提供晶体管其中沟道形成区域被插入在用作MOS电容器的N型区域和P型区域之间。

8. 发明申请

WO2005010934A3 THREE-DIMENSIONAL INTEGRATED CIRCUIT STRUCTURE AND METHOD OF MAKING SAME 审中-公开
标题翻译：三维集成电路结构及其制作方法
公开(公告)号：WO2005010934A3
公开(公告)日：2005-05-06
申请号：PCT/US2004020122
申请日：2004-06-23
申请人： LEE SANG YUN
IPC分类号： H01L20060101 , H01L21/30 , H01L21/301 , H01L21/46 , H01L27/06 , H01L31/072
CPC分类号： B82Y10/00 , H01L21/8221 , H01L21/84 , H01L27/0688 , H01L27/10805 , H01L27/11 , H01L27/1104 , H01L27/112 , H01L27/11206 , H01L27/115 , H01L27/11502 , H01L27/11507 , H01L27/11556 , H01L27/11568 , H01L27/228 , H01L27/2454 , H01L28/55 , H01L29/78642 , H01L29/7881 , H01L29/792 , H01L29/7926 , H01L29/8613 , H01L29/872
摘要： A plurality of vertically oriented semiconductor devices (111, 112, 113) are physically separated from each other, and are not disposed within a same semiconductor body, or semiconductor substrate. The devices (111, 112, 113) may be added to a separately fabricated substrate (103) as a thin layer including several doped semiconductor regions which, subsequent to attachment, are etch to produce individual doped stacked structures. Alternatively the devices (111, 112, 113) may be fabricated prior to attachment to the substrate (103). The doped stacked structures my form the basis for diodes, capacitors and transistor devices, wherein stackable add-on layers may include interconnect lines (132).
摘要翻译：多个垂直取向的半导体器件（111,112,113）在物理上彼此分离，并且不设置在相同的半导体本体或半导体衬底内。可以将这些器件（111,112,113）添加到单独制造的衬底（103）中，作为包括几个掺杂半导体区域的薄层，其在附着之后被蚀刻以产生单独的掺杂堆叠结构。或者，可以在连接到衬底（103）之前制造器件（111,112,113）。掺杂堆叠结构构成了二极管，电容器和晶体管器件的基础，其中可堆叠的附加层可以包括互连线（132）。

9. 发明申请

WO2004015764A3 VERTICAL SYSTEM INTEGRATION 审中-公开
标题翻译：垂直系统集成
公开(公告)号：WO2004015764A3
公开(公告)日：2004-11-04
申请号：PCT/US0325048
申请日：2003-08-08
申请人： LEEDY GLENN J
发明人： LEEDY GLENN J
IPC分类号： B81B7/00 , B81B7/02 , B81C3/00 , G06F17/50 , H01L21/8239 , H01L21/8252 , H01L21/84 , H01L23/544 , H01L25/065 , H01L25/18 , H01L27/06 , H01L27/105 , H01L27/118 , H01L27/12 , H01L27/146 , H01L21/20 , H01L21/822 , H01L27/02
CPC分类号： H04W4/008 , B81B7/02 , B81C1/00238 , B81C1/00246 , B81C2203/0771 , G06F17/5068 , H01L21/28273 , H01L21/28282 , H01L21/8252 , H01L21/84 , H01L22/34 , H01L23/481 , H01L23/52 , H01L23/544 , H01L23/66 , H01L25/0657 , H01L25/18 , H01L27/0688 , H01L27/105 , H01L27/1052 , H01L27/108 , H01L27/10802 , H01L27/10805 , H01L27/115 , H01L27/118 , H01L27/11803 , H01L27/1203 , H01L27/1463 , H01L27/14643 , H01L27/14683 , H01L29/42324 , H01L29/42328 , H01L29/66825 , H01L29/66833 , H01L29/7827 , H01L29/7831 , H01L29/78648 , H01L29/7881 , H01L2223/54453 , H01L2223/6677 , H01L2225/06527 , H01L2225/06541 , H01L2225/06589 , H01L2225/06596 , H01L2924/0002 , H01L2924/00
摘要： The Vertical System Integration (VSI) invention herein is a method for integration of disparate electronic, optical and MEMS technologies into a single integrated circuit die or component and wherein the individual device layers used in the VSI fabrication processes are preferably previously fabricated components intended for generic multiple application use and not necessarily limited in its use to a specific application. The VSI method of integration lowers the cost difference between lower volume custom electronic products and high volume generic use electronic products by eliminating or reducing circuit design, layout, tooling and fabrication costs.
摘要翻译：这里的垂直系统集成（VSI）发明是一种用于将不同的电子，光学和MEMS技术集成到单个集成电路管芯或组件中的方法，并且其中在VSI制造工艺中使用的各个器件层优选地是预先制造的用于通用多个应用程序的使用，并不一定限制其用于特定的应用程序。通过消除或减少电路设计，布局，工具和制造成本，VSI集成方法降低了定制电子产品和大批量通用电子产品之间的成本差异。

10. 发明申请

WO2004038770A3 INTEGRATED CIRCUIT ARRANGEMENT COMPRISING A CAPACITOR, AND PRODUCTION METHOD 审中-公开
标题翻译：以电容和方法集成电路
公开(公告)号：WO2004038770A3
公开(公告)日：2004-09-23
申请号：PCT/DE0303355
申请日：2003-10-10
申请人： INFINEON TECHNOLOGIES AG , BREDERLOW RALF , HARTWICH JESSICA , PACHA CHRISTIAN , ROESNER WOLFGANG , SCHULZ THOMAS
发明人： BREDERLOW RALF , HARTWICH JESSICA , PACHA CHRISTIAN , ROESNER WOLFGANG , SCHULZ THOMAS
IPC分类号： H01L21/336 , H01L21/8242 , H01L21/84 , H01L27/06 , H01L27/108 , H01L27/12 , H01L29/786 , H01L21/02
CPC分类号： H01L29/785 , H01L21/845 , H01L27/0629 , H01L27/108 , H01L27/10805 , H01L27/10823 , H01L27/10826 , H01L27/1085 , H01L27/10873 , H01L27/10876 , H01L27/10879 , H01L27/1211 , H01L27/13 , H01L28/60 , H01L29/66795
摘要： Disclosed is an integrated circuit arrangement (120), among others, comprising a transistor (122), preferably a FinFET, and a capacitor (124). The lower electrode of the capacitor (124) is disposed within an SOl substrate along with a channel section of the transistor (122). The inventive circuit arrangement (120) is easy to produce and has excellent electronic properties.
摘要翻译：进行了说明，除其他外，集成电路装置（120）包括一个晶体管（122），优选地为所谓的FinFET，和电容器（124）。电容器（124）的下部电极与在SOI衬底的晶体管（122）的沟道区布置在一起。所述的电路装置（120）是容易制造并具有优良的电子特性。

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