专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明申请

US20100185832A1 Data Moving Processor 失效
标题翻译：数据移动处理器
公开(公告)号：US20100185832A1
公开(公告)日：2010-07-22
申请号：US12358048
申请日：2009-01-22
申请人： Ulf Nordqvist , Jinan Lin , Xiaoning Nie , Stefan Maier , Siegmar Koppe
发明人： Ulf Nordqvist , Jinan Lin , Xiaoning Nie , Stefan Maier , Siegmar Koppe
IPC分类号： G06F9/312 , G06F15/76 , G06F9/02
CPC分类号： G06F9/30043 , G06F9/30032 , G06F9/325 , G06F9/3879
摘要： A system and method for processing data is disclosed. In one embodiment, a data moving processor comprises a code memory coupled to a code fetch circuit and a decode circuit coupled to the code fetch circuit. An address stack is coupled to the decode circuit and configured to store address data. A general purpose stack is coupled to the decode circuit and configured to store other data. The data moving processor uses data from the general purpose stack to perform calculations. The data moving processor uses address data from the address stack to identify source and destination memory locations. The address data may be used to drive an address line of a memory during a read or write operation. The address stack and general purpose stack are separately controlled using bytecode.
摘要翻译：公开了一种用于处理数据的系统和方法。在一个实施例中，数据移动处理器包括耦合到代码获取电路的代码存储器和耦合到代码提取电路的解码电路。地址堆栈被耦合到解码电路并被配置为存储地址数据。通用堆栈耦合到解码电路并且被配置为存储其他数据。数据移动处理器使用通用堆栈中的数据进行计算。数据移动处理器使用来自地址堆栈的地址数据来识别源和目的地存储单元。地址数据可以用于在读或写操作期间驱动存储器的地址线。使用字节码分别控制地址堆栈和通用堆栈。

2. 发明授权

US5930596A Semiconductor component for vertical integration and manufacturing method 失效
标题翻译：半导体元件垂直整合制造方法
公开(公告)号：US5930596A
公开(公告)日：1999-07-27
申请号：US721980
申请日：1996-09-27
申请人： Helmut Klose , Werner Weber , Emmerich Bertagnolli , Siegmar Koppe , Holger Hubner
发明人： Helmut Klose , Werner Weber , Emmerich Bertagnolli , Siegmar Koppe , Holger Hubner
IPC分类号： H01L25/18 , H01L23/48 , H01L25/065 , H01L25/07 , H01L27/00 , H01L21/00 , H01L21/4763
CPC分类号： H01L24/72 , H01L2924/01005 , H01L2924/01033 , H01L2924/01058 , H01L2924/01074 , H01L2924/01087 , H01L2924/14
摘要： A terminal metallization (8) is applied onto and structured on a layer structure on the upper side of the component, the terminal metallization is applied on the upper side of an insulating layer (7) with an opening on a metallization (6) provided for electrical connection. By filling a hole produced in a covering dielectric with metal, a contact rod (12) seated on this terminal metallization (8) is formed. This contact rod is resiliently movable in a surrounding opening (14) of the component on the free part of the terminal metallization (8) anchored in the layer structure. This enables the reversible contacting of the component to a further component arranged vertically thereto, whereby the planar upper sides lying opposite one another can be brought into intimate contact because the contact rod (12) pressed against a contact (15) of the other component is pressed back into the opening (14) and an adequately firm connection of the contacts is achieved by the spring power of the terminal metallization (8).
摘要翻译： PCT No.PCT / DE95 / 00313 Sec。 371日期1996年9月27日第 102（e）1996年9月27日PCT 1995年3月7日PCT PCT。公开号WO96 / 26568 PCT 日期1995年10月5日端子金属化（8）被施加到构件的上侧上的层结构上并在其上构造，端子金属化被施加在绝缘层（7）的上侧，金属化开口（6）用于电连接。通过用金属填充在覆盖电介质中产生的孔，形成了位于该端子金属化（8）上的接触棒（12）。该接触杆可以在锚定在层结构中的端子金属化（8）的自由部分上的部件的周围开口（14）中弹性移动。这使得部件与其垂直方向布置的另一部件可逆地接触，由此，压接在另一部件的接触件（15）上的接触杆（12）是彼此相对的平面上侧面压入到开口（14）中，通过端子金属化（8）的弹簧功率实现触点的充分牢固的连接。

3. 发明申请

US20050212562A1 Architecture of function blocks and wirings in a structured ASIC and configurable driver cell of a logic cell zone 有权
标题翻译：逻辑单元区域的结构化ASIC和可配置驱动单元中的功能块和布线的架构
公开(公告)号：US20050212562A1
公开(公告)日：2005-09-29
申请号：US11088506
申请日：2005-03-24
申请人： Jorg Gliese , Winfried Kamp , Siegmar Koppe , Michael Scheppler
发明人： Jorg Gliese , Winfried Kamp , Siegmar Koppe , Michael Scheppler
IPC分类号： H01L21/82 , H01L23/52 , H01L23/525 , H01L27/10 , H01L27/118 , H03K19/096 , H03K19/173
CPC分类号： H03K19/1735 , H01L27/11807
摘要： An integrated semiconductor circuit has a regular array of logic function blocks (L) and a regular array of wiring zones (X) corresponding thereto. The wiring lines in at least one wiring layer of a wiring zone (X) are realized as line segments that are continuous within the wiring zone and are interrupted at zone boundaries. Furthermore, the semiconductor circuit comprises driver cells that surround a logic cell of the logic function block in an L-shaped manner.
摘要翻译：集成半导体电路具有规则的逻辑功能块（L）阵列和对应于其的布线区域（X）的规则阵列。布线区域（X）的至少一个布线层中的布线被实现为在布线区域内连续并在区域边界处中断的线段。此外，半导体电路包括以L形方式围绕逻辑功能块的逻辑单元的驱动器单元。

4. 发明授权

US5969534A Semiconductor testing apparatus 失效
标题翻译：半导体测试仪器
公开(公告)号：US5969534A
公开(公告)日：1999-10-19
申请号：US666491
申请日：1996-07-11
申请人： Holger Hubner , Werner Weber , Siegmar Koppe , Helmut Klose
发明人： Holger Hubner , Werner Weber , Siegmar Koppe , Helmut Klose
IPC分类号： G01R31/26 , G01R1/06 , G01R1/067 , G01R1/073 , H01L21/66 , G01R31/02
CPC分类号： G01R1/06783
摘要： A method and apparatus for the reversible contacting of a semiconductor circuit level to assist in performing a function test. The apparatus includes a testing head having test points arranged at a test side lying opposite the contact surfaces of a semiconductor circuit level. The test points are formed of liquid contacts in recesses in the test side of the testing head wherein the liquid contacts form menisci that project beyond the surface of the testing head. The recesses, in turn, are provided for metallizations which are connected to electrically-conductive leads. In addition, the surface may be provided with a roughening or with etched trenches.
摘要翻译： PCT No.PCT / DE95 / 00013 Sec。 371日期：1996年7月11日 102（e）日期1996年7月11日PCT 1995年1月9日PCT PCT。公开号WO95 / 18975 日期1995年7月13日用于半导体电路级的可逆接触以辅助执行功能测试的方法和装置。该装置包括具有布置在与半导体电路电平的接触表面相对的测试侧的测试点的测试头。测试点由测试头测试侧的凹槽中的液体触点形成，其中液体触点形成突出超出测试头表面的半月板。这些凹槽又被提供用于连接到导电引线的金属化。此外，表面可以设置有粗糙化或具有蚀刻的沟槽。

5. 发明授权

US07958418B2 Circuit arrangement, electronic mechanism, electrical turn out and procedures for the operation of one circuit arrangement 有权
标题翻译：电路布置，电子机构，电气开关和一个电路布置操作的程序
公开(公告)号：US07958418B2
公开(公告)日：2011-06-07
申请号：US12028657
申请日：2008-02-08
申请人： Christian Pacha , Stephan Henzler , Siegmar Koppe , Joerg Berthold
发明人： Christian Pacha , Stephan Henzler , Siegmar Koppe , Joerg Berthold
IPC分类号： G01R31/28
CPC分类号： G01R31/318552 , G01R31/31858 , G11C29/48 , G11C2029/3202
摘要： A circuit arrangement may include a scan test input stage having a test input for receiving a test signal, wherein the scan test input stage can be switched in high-impedance state; a data input stage having a data input for receiving a data signal, wherein the data input stage can be switched in high-impedance state. The circuit arrangement may further include a latch coupled to at least one output of the scan test input stage and to at least one output of the data input stage; and a drive circuit, which is configured to generate a pulsed clock signal for the data input stage and a signal for driving the scan test input stage.
摘要翻译：电路装置可以包括具有用于接收测试信号的测试输入的扫描测试输入级，其中扫描测试输入级可以以高阻抗状态切换; 数据输入级具有用于接收数据信号的数据输入，其中数据输入级可以以高阻抗状态切换。电路装置还可以包括耦合到扫描测试输入级的至少一个输出端和数据输入级的至少一个输出端的锁存器; 以及驱动电路，其被配置为产生用于数据输入级的脉冲时钟信号和用于驱动扫描测试输入级的信号。

6. 发明申请

US20060069951A1 System for testing digital components 有权
标题翻译：数字元件测试系统
公开(公告)号：US20060069951A1
公开(公告)日：2006-03-30
申请号：US10514537
申请日：2003-05-14
申请人： Ralf Arnold , Matthias Heinitz , Siegmar Koppe , Volker Schober
发明人： Ralf Arnold , Matthias Heinitz , Siegmar Koppe , Volker Schober
IPC分类号： G06F11/00
CPC分类号： G01R31/3183 , G01R31/31813 , G01R31/318547
摘要： In order to test digital modules with functional elements, these are divided into test units (3) which respectively have inputs and outputs. Alternating test patterns are applied to the inputs of the test unit (3), and the test responses resulting from this are evaluated at the outputs of the test unit (3). The effect is then encountered that changes at each of the inputs of a test unit (3) do not all affect a particular output of this test unit (3). For every output of the test unit (3), it is possible to define a cone (5) whose apex is formed by the particular output of the test unit (3) and whose base comprises the inputs of the test unit (3) where, and only where, changes affect the particular output. According to the invention, the test pattern to be applied to the inputs of the test unit (3) is constructed of sub-patterns, whose length is in particular
摘要翻译：为了测试具有功能元件的数字模块，它们分为测试单元（3），分别具有输入和输出。将交替测试图案应用于测试单元（3）的输入，并且在测试单元（3）的输出处评估由此产生的测试响应。然后会遇到测试单元（3）的每个输入端的变化都不会影响该测试单元（3）的特定输出的效果。对于测试单元（3）的每个输出，可以定义锥形（5），其顶点由测试单元（3）的特定输出形成，并且其底部包括测试单元（3）的输入，其中，只有在这些变化影响特定的输出。根据本发明，应用于测试单元（3）的输入的测试模式由子模式构成，子模式的长度特别是包含在测试单元（3）中的测试单元（3）的输入数量圆锥（5）的基部。由于其长度较短，所有可能的组合都可用于选择子图案，从而可以快速实现测试单元（3）的综合功能测试，并且具有很少的支出。在数字模块中，该测试功能可以特别地由可以将数字模块的其余部分切换到测试模式的自检单元（1）来实现，并且基于子模式生成测试模式它们进入用于应用于测试单元（3）的测试图案输出寄存器（2），并且可以通过评估单元（16）评估随后在测试单元（3）的输出处发现的测试响应，或读取它用于评估。

7. 发明申请

US20050204274A1 Parity checking circuit for continuous checking of the party of a memory cell 有权
标题翻译：用于连续检查存储单元方的奇偶校验电路
公开(公告)号：US20050204274A1
公开(公告)日：2005-09-15
申请号：US11063953
申请日：2005-02-23
申请人： Winfried Kamp , Siegmar Koppe
发明人： Winfried Kamp , Siegmar Koppe
IPC分类号： G06F11/00 , G06F11/10 , G11C29/00 , H03M13/00
CPC分类号： G11C15/04 , G06F11/1048 , G11C15/00 , G11C2029/0411
摘要： A parity checking circuit is designed for continuous parity checking of content-addressable memory cells, and is configured such that during a parity check the number of parity checking steps per data word is the same as the number of bits in the original payload data word to be stored, with the parity checking circuit being formed from four transistors of the same conductance type. The parity checking circuit has a detector, which automatically detects the change in an information state of a memory cell. The detector is in the form of an automatic state device and has a number of catch latches.
摘要翻译：奇偶校验电路被设计用于可内容寻址存储器单元的连续奇偶校验，并且被配置为使得在奇偶校验期间，每个数据字的奇偶校验步骤的数量与原始有效载荷数据字中的位数相同存储奇偶校验电路由相同电导型的四个晶体管形成。奇偶校验电路具有检测器，其自动检测存储器单元的信息状态的变化。检测器是自动状态设备的形式，并具有多个锁存器。

8. 发明申请

US20090128322A1 TIME DELAY CIRCUIT AND TIME TO DIGITAL CONVERTER 有权
标题翻译：时间延迟电路和数字转换器的时间
公开(公告)号：US20090128322A1
公开(公告)日：2009-05-21
申请号：US12362247
申请日：2009-01-29
申请人： Stephan Henzler , Siegmar Koppe , Dominik Lorenz
发明人： Stephan Henzler , Siegmar Koppe , Dominik Lorenz
IPC分类号： G08B23/00 , H03H11/26
CPC分类号： H03K5/13 , G04F10/06 , H03K5/135 , H03L7/085 , H03M1/205
摘要： A time delay circuit is disclosed and includes a delay line with a first delay circuit and at least a second delay circuit connected downstream. An interpolation circuit is used to generate intermediate signals derived by delayed successive signals in the delay line.
摘要翻译：公开了一种延时电路，并且包括具有第一延迟电路和至少连接在下游的第二延迟电路的延迟线。内插电路用于产生由延迟线中延迟的连续信号导出的中间信号。

9. 发明申请

US20080250285A1 Circuit Arrangement, Electronic Mechanism, Electrical Turn out and Procedures for the Operation of One Circuit Arrangement 有权
标题翻译：电路布置，电子机构，电路结构和单电路布置操作程序
公开(公告)号：US20080250285A1
公开(公告)日：2008-10-09
申请号：US12028657
申请日：2008-02-08
申请人： Christian Pacha , Stephan Henzler , Siegmar Koppe , Joerg Berthold
发明人： Christian Pacha , Stephan Henzler , Siegmar Koppe , Joerg Berthold
IPC分类号： G01R31/28
CPC分类号： G01R31/318552 , G01R31/31858 , G11C29/48 , G11C2029/3202
摘要： A circuit arrangement may include a scan test input stage having a test input for receiving a test signal, wherein the scan test input stage can be switched in high-impedance state; a data input stage having a data input for receiving a data signal, wherein the data input stage can be switched in high-impedance state. The circuit arrangement may further include a latch coupled to at least one output of the scan test input stage and to at least one output of the data input stage; and a drive circuit, which is configured to generate a pulsed clock signal for the data input stage and a signal for driving the scan test input stage.
摘要翻译：电路装置可以包括具有用于接收测试信号的测试输入的扫描测试输入级，其中扫描测试输入级可以以高阻抗状态切换; 数据输入级具有用于接收数据信号的数据输入，其中数据输入级可以以高阻抗状态切换。电路装置还可以包括耦合到扫描测试输入级的至少一个输出端和数据输入级的至少一个输出端的锁存器; 以及驱动电路，其被配置为产生用于数据输入级的脉冲时钟信号和用于驱动扫描测试输入级的信号。

10. 发明申请

US20080238652A1 Time delay circuit and time to digital converter 有权
标题翻译：时间延迟电路和数字转换器的时间
公开(公告)号：US20080238652A1
公开(公告)日：2008-10-02
申请号：US11728442
申请日：2007-03-26
申请人： Stephan Henzler , Siegmar Koppe , Dominik Lorenz
发明人： Stephan Henzler , Siegmar Koppe , Dominik Lorenz
IPC分类号： G08B23/00 , G08C19/16
CPC分类号： H03K5/13 , G04F10/06 , H03K5/135 , H03L7/085 , H03M1/205
摘要： A time delay circuit is disclosed and includes a delay line with a first delay circuit and at least a second delay circuit connected downstream. An interpolation circuit is used to generate intermediate signals derived by delayed successive signals in the delay line.
摘要翻译：公开了一种延时电路，并且包括具有第一延迟电路和至少连接在下游的第二延迟电路的延迟线。内插电路用于产生由延迟线中延迟的连续信号导出的中间信号。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式