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1. 发明专利

TWI620198B 記憶系統、記憶體模組及其控制方法有权
简体标题：记忆系统、内存模块及其控制方法
公开(公告)号：TWI620198B
公开(公告)日：2018-04-01
申请号：TW106105779
申请日：2017-02-21
申请人：聯發科技股份有限公司 , MEDIATEK INC.
发明人：陳尚斌 , CHEN, SHANG-PIN , 謝博偉 , HSIEH, BO-WEI
IPC分类号： G11C7/22
CPC分类号： G11C11/4076 , G06F13/4086 , G11C5/04 , G11C5/06 , G11C7/1087 , G11C7/1093 , G11C7/22 , G11C7/222 , G11C7/225 , G11C11/4093 , G11C2207/105 , H03K19/0005 , H04L25/0298

2. 发明专利

TWI517152B 用於記憶體裝置的操作控制的方法與系統及其記憶體裝置有权
简体标题：用于内存设备的操作控制的方法与系统及其内存设备
公开(公告)号：TWI517152B
公开(公告)日：2016-01-11
申请号：TW102106219
申请日：2013-02-22
申请人：英特爾股份有限公司 , INTEL CORPORATION
发明人：弗格特派特 , VOGT, PETE
IPC分类号： G11C11/4076 , G11C8/18
CPC分类号： G06F3/0629 , G06F3/0604 , G06F3/0679 , G06F12/0246 , G06F12/0891 , G11C7/1075 , G11C7/222 , G11C7/225

3. 发明专利

TW201503144A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW201503144A
公开(公告)日：2015-01-16
申请号：TW103106052
申请日：2014-02-24
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：松井義徳 , MATSUI, YOSHINORI
IPC分类号： G11C16/32
CPC分类号： G11C7/222 , G11C7/22 , G11C7/225 , G11C11/4076 , G11C2207/2272
摘要：削減藉由生成內部時脈信號產生的消耗電流。具備：應答晶片選擇信號(CS_n)的活性化開始內部時脈信號(PCLKAR)的生成的時脈信號緩衝電路(90)；和同步於內部時脈信號(PCLKAR)進行動作的內部電路(70、100、110、120)。時脈信號緩衝電路(90)，是在指令信號(CA0~CA9)表示讀取指令時，在第2時間停止內部時脈信號(PCLKAR)的生成，在指令信號(CA0~CA9)表示啟動指令時，在比第2時間更早的第1時間停止內部時脈信號(PCLKAR)的生成。若藉由本發明，對應於外部指令信號僅必要的期間生成內部時脈信號，就能削減消耗電流。
简体摘要：削减借由生成内部时脉信号产生的消耗电流。具备：应答芯片选择信号(CS_n)的活性化开始内部时脉信号(PCLKAR)的生成的时脉信号缓冲电路(90)；和同步于内部时脉信号(PCLKAR)进行动作的内部电路(70、100、110、120)。时脉信号缓冲电路(90)，是在指令信号(CA0~CA9)表示读取指令时，在第2时间停止内部时脉信号(PCLKAR)的生成，在指令信号(CA0~CA9)表示启动指令时，在比第2时间更早的第1时间停止内部时脉信号(PCLKAR)的生成。若借由本发明，对应于外部指令信号仅必要的期间生成内部时脉信号，就能削减消耗电流。

4. 发明专利

TWI324348B 在記憶體裝置中用於輸入緩衝之方法、相關記憶體裝置、控制器及系統 METHOD FOR INPUT BUFFERING IN A MEMORY DEVICE, RELATED MEMORY DEVICE, CONTROLLER AND SYSTEM 失效
简体标题：在内存设备中用于输入缓冲之方法、相关内存设备、控制器及系统 METHOD FOR INPUT BUFFERING IN A MEMORY DEVICE, RELATED MEMORY DEVICE, CONTROLLER AND SYSTEM
公开(公告)号：TWI324348B
公开(公告)日：2010-05-01
申请号：TW095133508
申请日：2006-09-11
申请人：三星電子股份有限公司
发明人：李東瑀 , 崔重鏞 , 崔鍾賢
IPC分类号： G11C
CPC分类号： G11C8/06 , G11C7/1078 , G11C7/1084 , G11C7/1087 , G11C7/109 , G11C7/225
摘要：本發明提供記憶體裝置之輸入緩衝器、記憶體控制器及使用該輸入緩衝器及該記憶體控制器之記憶體系統。記憶體裝置之輸入緩衝器係回應於一顯示晶片選擇資訊之第一信號及一顯示省電(power down)資訊之第二信號而啟用或停用，且該輸入緩衝器僅在該第二信號顯示一非省電模式且該第一信號顯示一晶片選擇狀態時啟用。該輸入緩衝器為選自一由一列位址選通輸入緩衝器、一行位址選通輸入緩衝器及一位址輸入緩衝器組成之群的至少一緩衝器。【創作特點】在一實施例中，本發明提供一種用於一記憶體裝置之輸入緩衝器，其係回應於一晶片選擇信號及一指示省電資訊之省電信號而啟用及停用。
在一相關實施例中，輸入緩衝器係在省電信號指示一非省電模式且晶片選擇信號指示一晶片選擇狀態時啟用，並在省電信號指示一省電模式或晶片選擇信號指示一非晶片選擇狀態時停用。
在另一相關實施例中，輸入緩衝器包含選自一由一列位址選通輸入緩衝器、一行位址選通輸入緩衝器、一寫入啟用緩衝器及一位址輸入緩衝器組成之群的至少一緩衝器。
在另一實施例中，本發明提供一種記憶體裝置，其包含：一時脈緩衝器，其經調適以接收一具有週期性發生的第一及第二CLK信號類型轉變之時脈信號；一第一輸入緩衝器，其經調適以接收一晶片選擇信號，且該晶片選擇信號具有一關於在第一時間發生的第一CLK信號類型轉變而定義之設定時間及保持時間；及至少一第二輸入緩衝器，其經調適以接收除該晶片選擇信號外的至少一輸入信號，且該至少一輸入信號具有一關於在第二時間發生的第二CLK信號類型轉變而定義之設定時間及保持時間。
在另一實施例中，本發明提供一種記憶體控制器，其包含：經調適以產生一具有週期性發生的第一及第二CLK信號類型轉變之時脈信號的電路；經調適以產生一具有一關於在第一時間發生的第一CLK信號類型轉變定義之設定時間及保持時間之晶片選擇信號的電路；及經調適以產生除該晶片選擇信號外的至少一輸入信號的電路，且該至少一輸入信號具有關於在第二時間發生的第二CLK信號類型轉變而定義之設定時間及保持時間。
在另一實施例中，本發明提供一種記憶體系統，其包含：一記憶體控制器，其經調適以產生關於一時脈信號之預定輸入信號，該時脈信號具有週期性發生的第一及第二CLK信號類型轉變；及一記憶體，其經調適以回應於該等輸入信號執行記憶體操作，其中該等輸入信號包含一晶片選擇信號，該晶片選擇信號具有關於在第一時間發生的第一CLK信號類型轉變而定義之設定時間及保持時間，及至少一其他輸入信號，該至少一其他輸入信號具有關於在第二時間發生的第二CLK信號類型轉變而定義之設定時間及保持時間。
简体摘要：本发明提供内存设备之输入缓冲器、内存控制器及使用该输入缓冲器及该内存控制器之内存系统。内存设备之输入缓冲器系回应于一显示芯片选择信息之第一信号及一显示省电(power down)信息之第二信号而激活或停用，且该输入缓冲器仅在该第二信号显示一非省电模式且该第一信号显示一芯片选择状态时激活。该输入缓冲器为选自一由一列位址选通输入缓冲器、一行位址选通输入缓冲器及一位址输入缓冲器组成之群的至少一缓冲器。【创作特点】在一实施例中，本发明提供一种用于一内存设备之输入缓冲器，其系回应于一芯片选择信号及一指示省电信息之省电信号而激活及停用。在一相关实施例中，输入缓冲器系在省电信号指示一非省电模式且芯片选择信号指示一芯片选择状态时激活，并在省电信号指示一省电模式或芯片选择信号指示一非芯片选择状态时停用。在另一相关实施例中，输入缓冲器包含选自一由一列位址选通输入缓冲器、一行位址选通输入缓冲器、一写入激活缓冲器及一位址输入缓冲器组成之群的至少一缓冲器。在另一实施例中，本发明提供一种内存设备，其包含：一时脉缓冲器，其经调适以接收一具有周期性发生的第一及第二CLK信号类型转变之时脉信号；一第一输入缓冲器，其经调适以接收一芯片选择信号，且该芯片选择信号具有一关于在第一时间发生的第一CLK信号类型转变而定义之设置时间及保持时间；及至少一第二输入缓冲器，其经调适以接收除该芯片选择信号外的至少一输入信号，且该至少一输入信号具有一关于在第二时间发生的第二CLK信号类型转变而定义之设置时间及保持时间。在另一实施例中，本发明提供一种内存控制器，其包含：经调适以产生一具有周期性发生的第一及第二CLK信号类型转变之时脉信号的电路；经调适以产生一具有一关于在第一时间发生的第一CLK信号类型转变定义之设置时间及保持时间之芯片选择信号的电路；及经调适以产生除该芯片选择信号外的至少一输入信号的电路，且该至少一输入信号具有关于在第二时间发生的第二CLK信号类型转变而定义之设置时间及保持时间。在另一实施例中，本发明提供一种内存系统，其包含：一内存控制器，其经调适以产生关于一时脉信号之预定输入信号，该时脉信号具有周期性发生的第一及第二CLK信号类型转变；及一内存，其经调适以回应于该等输入信号运行内存操作，其中该等输入信号包含一芯片选择信号，该芯片选择信号具有关于在第一时间发生的第一CLK信号类型转变而定义之设置时间及保持时间，及至少一其他输入信号，该至少一其他输入信号具有关于在第二时间发生的第二CLK信号类型转变而定义之设置时间及保持时间。

5. 发明专利

TWI317519B 半導體記憶體、記憶體控制器及用於半導體記憶體之控制方法 SEMICONDUCTOR MEMORY, MEMORY CONTROLLER AND CONTROL METHOD FOR SEMICONDUCTOR MEMORY 有权
简体标题：半导体内存、内存控制器及用于半导体内存之控制方法 SEMICONDUCTOR MEMORY, MEMORY CONTROLLER AND CONTROL METHOD FOR SEMICONDUCTOR MEMORY
公开(公告)号：TWI317519B
公开(公告)日：2009-11-21
申请号：TW095117627
申请日：2006-05-18
申请人：富士通微電子股份有限公司
发明人：江渡聰 , 川畑邦範 , 三代俊哉 , 芹澤裕司
IPC分类号： G11C
CPC分类号： G11C7/20 , G11C7/1072 , G11C7/22 , G11C7/225
摘要：本發明係有關一種供同步於一時脈而輸入和輸出資料之半導體記憶體，其包含：一時脈接收單元，其用以接收該時脈；以及一命令接收單元，其用以在導通電源之後、在低功率備用之後或在啟始化之後，同步於該時脈而啟始地接收一第一特定命令，接著開始一命令接收步驟。 Semiconductor memory for inputting and outputting data synchronously with a clock, comprising:a clock reception unit for receiving the clock;and a command reception unit for initially receiving a first specific command synchronizing with the clock after turning a power on, after a low－power standby or after an initialization, followed by starting a command reception. 【創作特點】發明概要
本發明目的是提供一種記憶體控制技術以及一種記憶體控制器，該記憶體控制技術能夠容易地設計半導體記憶體且該記憶體控制器能夠控制該記憶體以使該半導體記憶體能夠執行同步傳送。
依據本發明，用於同步於時脈輸入和輸出資料之半導體記憶體包含一時脈接收單元和一命令接收單元。
該時脈接收單元接收該時脈。
該命令接收單元，在導通電源之後、在低功率備用之後或在啟始化之後，同步於該時脈而啟始地接收一第一特定命令，接著開始一命令接收。
該第一特定命令，例如，是一種寫入命令，並且命令接收之簡化使得可能簡化被使用於控制之電路組態。
一不同的組態可以是，該命令接收單元在每個N時脈接收一命令，該每個N時脈具有一時脈，其中當該半導體記憶體輸入且輸出資料經過對應同步於該時脈之一讀取/寫入命令的N時脈之持續時，該第一特定命令啟始地被接收之該時脈為時間基本點。
就其本身而論，用以僅在自主要部分開始的每一個特定時脈接收一命令之組態能夠使電路控制簡單化。
另一不同的組態可以進一步地是，該命令接收單元確認在啟始地接收該第一特定命令之前被接收的第二特定命令，而作為定義半導體記憶體之操作模式設置的命令。
這組態使得其可能在用以定義半導體記憶體操作模式之控制和用以讀取/寫入資料之間分離，因而簡化控制組態。
另一可能的不同組態是，當一個或多個命令在第二特定命令的輸入先前構成一密鑰時，則命令接收單元接收第二特定命令。
這組態能夠防止半導體記憶體之操作模式設置的錯誤改變。
在本發明範圍之內，本發明不僅僅包含半導體記憶體，同時也包含被連接至該處之記憶體控制器以及其控制方法。
本發明能夠容易地設計半導體記憶體和記憶體控制器，並且另外地簡化相關之電路組態。這接著能夠使隨後的設計和確認成為容易。
圖式簡單說明
第1A圖是依據本發明實施例以範例說明一記憶體之輸入信號的圖形；第1B圖是依據本發明實施例以範例說明記憶體之輸出信號的圖形；第2圖是以範例說明對應至輸入信號之狀態的作用真值表之圖形；第3A圖和第3B圖是各依據本發明實施例以範例說明操作時序之圖表；第4圖是依據本發明實施例以範例說明即時地在半導體記憶體啟始化之後的操作時序之圖形；第5圖是展示在構成被輸入之第一參考的命令之前提供一種函數作為MRS命令之相對(vis－a－vis)命令輸入情況的圖形；第6圖是展示在讀取一般DRAM資料時的時序圖形；第7A圖和第7B圖是各描述裝備用於進入模式暫存器設定模式目的之密鑰的情況之圖形；第8圖是依據本發明實施例以範例說明記憶體操作狀態之轉換的圖形；以及第9A圖和第9B圖是依據本發明實施例之記憶體的方塊圖。
简体摘要：本发明系有关一种供同步于一时脉而输入和输出数据之半导体内存，其包含：一时脉接收单元，其用以接收该时脉；以及一命令接收单元，其用以在导通电源之后、在低功率备用之后或在启始化之后，同步于该时脉而启始地接收一第一特定命令，接着开始一命令接收步骤。 Semiconductor memory for inputting and outputting data synchronously with a clock, comprising:a clock reception unit for receiving the clock;and a command reception unit for initially receiving a first specific command synchronizing with the clock after turning a power on, after a low－power standby or after an initialization, followed by starting a command reception. 【创作特点】发明概要本发明目的是提供一种内存控制技术以及一种内存控制器，该内存控制技术能够容易地设计半导体内存且该内存控制器能够控制该内存以使该半导体内存能够运行同步发送。依据本发明，用于同步于时脉输入和输出数据之半导体内存包含一时脉接收单元和一命令接收单元。该时脉接收单元接收该时脉。该命令接收单元，在导通电源之后、在低功率备用之后或在启始化之后，同步于该时脉而启始地接收一第一特定命令，接着开始一命令接收。该第一特定命令，例如，是一种写入命令，并且命令接收之简化使得可能简化被使用于控制之电路组态。一不同的组态可以是，该命令接收单元在每个N时脉接收一命令，该每个N时脉具有一时脉，其中当该半导体内存输入且输出数据经过对应同步于该时脉之一读取/写入命令的N时脉之持续时，该第一特定命令启始地被接收之该时脉为时间基本点。就其本身而论，用以仅在自主要部分开始的每一个特定时脉接收一命令之组态能够使电路控制简单化。另一不同的组态可以进一步地是，该命令接收单元确认在启始地接收该第一特定命令之前被接收的第二特定命令，而作为定义半导体内存之操作模式设置的命令。这组态使得其可能在用以定义半导体内存操作模式之控制和用以读取/写入数据之间分离，因而简化控制组态。另一可能的不同组态是，当一个或多个命令在第二特定命令的输入先前构成一密钥时，则命令接收单元接收第二特定命令。这组态能够防止半导体内存之操作模式设置的错误改变。在本发明范围之内，本发明不仅仅包含半导体内存，同时也包含被连接至该处之内存控制器以及其控制方法。本发明能够容易地设计半导体内存和内存控制器，并且另外地简化相关之电路组态。这接着能够使随后的设计和确认成为容易。图式简单说明第1A图是依据本发明实施例以范例说明一内存之输入信号的图形；第1B图是依据本发明实施例以范例说明内存之输出信号的图形；第2图是以范例说明对应至输入信号之状态的作用真值表之图形；第3A图和第3B图是各依据本发明实施例以范例说明操作时序之图表；第4图是依据本发明实施例以范例说明实时地在半导体内存启始化之后的操作时序之图形；第5图是展示在构成被输入之第一参考的命令之前提供一种函数作为MRS命令之相对(vis－a－vis)命令输入情况的图形；第6图是展示在读取一般DRAM数据时的时序图形；第7A图和第7B图是各描述装备用于进入模式寄存器设置模式目的之密钥的情况之图形；第8图是依据本发明实施例以范例说明内存操作状态之转换的图形；以及第9A图和第9B图是依据本发明实施例之内存的方块图。

6. 发明专利

TWI314734B 具有記憶體訊號終端電阻(ODT)功能之半導體記憶晶片 SEMICONDUCTOR MEMORY CHIP WITH ON-DIE TERMINATION FUNCTION 有权
简体标题：具有内存信号终端电阻(ODT)功能之半导体记忆芯片 SEMICONDUCTOR MEMORY CHIP WITH ON-DIE TERMINATION FUNCTION
公开(公告)号：TWI314734B
公开(公告)日：2009-09-11
申请号：TW095138661
申请日：2006-10-20
申请人：爾必達存儲器股份有限公司 ELPIDA MEMORY, INC.
发明人：細江由樹 HOSOE, YUKI , 藤澤宏樹 FUJISAWA, HIROKI
IPC分类号： G11C
CPC分类号： H03L7/0812 , G11C7/1051 , G11C7/1057 , G11C7/22 , G11C7/222 , G11C7/225
摘要：揭露一種具有記憶體訊號終端電阻(ODT)功能之半導體記憶體晶片,其包括一延遲鎖相迴路(DLL)電路、一同步電路、一非同步電路、一選擇訊號產生器及一選擇器。當顯示一時脈致能(CKE)訊號時,該DLL電路配置成用以產生一局部時脈訊號以回應一時脈訊號。該DLL電路具有一預定提升時間(boost time)。該選擇訊號產生器在該預定提升時間之考量下配置成用以判定一選擇訊號。該選擇器配置成用以選擇該非同步電路之輸出,直到判定該選擇訊號為止,然而在判定該選擇訊號後,選擇該非同步電路之另一輸出。
简体摘要：揭露一种具有内存信号终端电阻(ODT)功能之半导体内存芯片,其包括一延迟锁相回路(DLL)电路、一同步电路、一异步电路、一选择信号产生器及一选择器。当显示一时脉致能(CKE)信号时,该DLL电路配置成用以产生一局部时脉信号以回应一时脉信号。该DLL电路具有一预定提升时间(boost time)。该选择信号产生器在该预定提升时间之考量下配置成用以判定一选择信号。该选择器配置成用以选择该异步电路之输出,直到判定该选择信号为止,然而在判定该选择信号后,选择该异步电路之另一输出。

7. 发明专利

TW508579B 叢訊模式快閃記憶體失效
简体标题：丛讯模式闪存
公开(公告)号：TW508579B
公开(公告)日：2002-11-01
申请号：TW089127224
申请日：2000-12-22
申请人：富士通股份有限公司
发明人：赤荻隆男
IPC分类号： G11C
CPC分类号： G11C7/225 , G11C7/1051 , G11C7/106 , G11C7/22 , G11C7/222 , G11C16/26 , G11C16/32
摘要：一組時脈產生器電路反應於一組外部輸出引動信號而產生一組內部時脈信號，該內部時脈信號被延遲以增加從快閃記憶體被輸出之資料的可靠度。一組時脈觸發產生器電路利用將位址信號解碼以產生一組內部時脈信號而相對於外部時脈信號以減低資料輸出之潛伏時間。一組旁通信號被提供以使時脈觸發產生器電路失效。一組輸出電路提供一組旁通資料通道以另外減低叢訊模式快閃記憶體之輸出資料的潛伏時間。一組解碼計數選擇器電路提供一組"前瞻性"位址解碼構件以減低輸出資料所需要的時間。
简体摘要：一组时脉产生器电路反应于一组外部输出引动信号而产生一组内部时脉信号，该内部时脉信号被延迟以增加从闪存被输出之数据的可靠度。一组时脉触发产生器电路利用将位址信号译码以产生一组内部时脉信号而相对于外部时脉信号以减低数据输出之潜伏时间。一组旁通信号被提供以使时脉触发产生器电路失效。一组输出电路提供一组旁通数据信道以另外减低丛讯模式闪存之输出数据的潜伏时间。一组译码计数选择器电路提供一组"前瞻性"位址译码构件以减低输出数据所需要的时间。

8. 发明专利

TW436802B 半導體記憶器裝置及用以操作同步記憶器裝置之方法失效
简体标题：半导体记忆器设备及用以操作同步记忆器设备之方法
公开(公告)号：TW436802B
公开(公告)日：2001-05-28
申请号：TW088106859
申请日：1999-04-28
申请人：現代電子產業股份有限公司
发明人：崔周善
IPC分类号： G11C
CPC分类号： G11C7/225 , G06F13/4243 , G11C7/1066 , G11C7/1072
摘要：一種用以改良記憶體電路之整體速度和頻寬的同步記憶體之各種不同技術和新結構。在一具體實施例中,兩獨立時脈接腳係提供用於改良資料窗和記憶體頻寬。其它的具體實施例係提供同步記憶體的接腳結構,而使記憶體裝置不受雜訊和串音的影響，並在記憶體系統中提供更富彈性處理資料之可控制位元組方法。
简体摘要：一种用以改良内存电路之整体速度和带宽的同步内存之各种不同技术和新结构。在一具体实施例中,两独立时脉接脚系提供用于改良数据窗和内存带宽。其它的具体实施例系提供同步内存的接脚结构,而使内存设备不受噪声和串音的影响，并在内存系统中提供更富弹性处理数据之可控制字节方法。

9. 发明专利

TW318223B 具有低偏斜控制訊號之記憶體控制器失效
简体标题：具有低偏斜控制信号之内存控制器
公开(公告)号：TW318223B
公开(公告)日：1997-10-21
申请号：TW085112572
申请日：1996-10-15
申请人：微電子股份有限公司
发明人：李查德.里契森 , 傑佛瑞.盧尼 , 喬瑟夫.傑德 , 登.凱琳
IPC分类号： G06F
CPC分类号： H03L7/0814 , G06F1/10 , G06F13/1689 , G11C7/1072 , G11C7/22 , G11C7/225 , H03K5/131 , H03K5/135
摘要：提供一種裝置及方法，用以使提供給電子裝置，諸如記憶裝置之控制信號延遲或偏移一對齊延遲時間，俾總對齊延遲所隨帶之延遲及輸出控制信號至電子裝置所隨帶之傳播延遲大致等於時脈信號之一或更多之完整週期。結果，在電子裝置處所接收之控制信號大致對齊於時脈信號。此導致不同步產生之控制信號同步或重行對齊回至同步環境。該裝置及方法當用於記憶器控制器等上時，具有獨有之應用性，以處理一或更多記憶裝置之記憶進出，尤以在具有加強記憶轉移模式或較高轉移速度之記憶裝置上為然，在此種記憶裝置中，控制信號及時脈信號間之即使小量之偏移亦足以大幅降低性能。根據裝置之處理因數以及任何溫度及／或電壓變化，計算輸出控制信號至電子裝置所隨帶之傳播延遲或延遲因數。而且，可計及即時之電壓及／或溫度變化，機動修改該延遲因數。
简体摘要：提供一种设备及方法，用以使提供给电子设备，诸如记忆设备之控制信号延迟或偏移一对齐延迟时间，俾总对齐延迟所随带之延迟及输出控制信号至电子设备所随带之传播延迟大致等于时脉信号之一或更多之完整周期。结果，在电子设备处所接收之控制信号大致对齐于时脉信号。此导致不同步产生之控制信号同步或重行对齐回至同步环境。该设备及方法当用于记忆器控制器等上时，具有独有之应用性，以处理一或更多记忆设备之记忆进出，尤以在具有加强记忆转移模式或较高转移速度之记忆设备上为然，在此种记忆设备中，控制信号及时脉信号间之即使小量之偏移亦足以大幅降低性能。根据设备之处理因子以及任何温度及／或电压变化，计算输出控制信号至电子设备所随带之传播延迟或延迟因子。而且，可计及实时之电压及／或温度变化，机动修改该延迟因子。

10. 发明专利

TW287251B 一種同步動態隨機存取記憶體所用的內部時鐘產生器失效
简体标题：一种同步动态随机存取内存所用的内部时钟产生器
公开(公告)号：TW287251B
公开(公告)日：1996-10-01
申请号：TW085103023
申请日：1996-03-13
申请人：日本電氣股份有限公司
发明人：佐伯貴範
IPC分类号： G06F
CPC分类号： G11C7/225 , G11C7/22
摘要：由一外部時鐘CLK產生一第一信號φ1，由一時鐘啟動信號CKE產生一第二信號φ2以控制一SDRAM 之內部時鐘，將信號φ1的相位壆推前而產生一相位補償信號φ3，由信號φ1與φ2經D型正反器產生一控制信號φ4，由信號φ3與φ4經一RS型正反器及一OR閘而產生一相位推前的內部時鐘φ6，因此，該相位推前的內部時鐘φ6沒有危險波形。
简体摘要：由一外部时钟CLK产生一第一信号φ1，由一时钟启动信号CKE产生一第二信号φ2以控制一SDRAM 之内部时钟，将信号φ1的相位壆推前而产生一相位补偿信号φ3，由信号φ1与φ2经D型正反器产生一控制信号φ4，由信号φ3与φ4经一RS型正反器及一OR闸而产生一相位推前的内部时钟φ6，因此，该相位推前的内部时钟φ6没有危险波形。

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