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1. 发明专利

TWI588840B 記憶體裝置及其操作方法有权
简体标题：内存设备及其操作方法
公开(公告)号：TWI588840B
公开(公告)日：2017-06-21
申请号：TW102120943
申请日：2013-06-13
申请人：愛思開海力士有限公司 , SK HYNIX INC.
发明人：宋清基 , SONG, CHOUNG-KI
IPC分类号： G11C7/22 , G11C11/409
CPC分类号： G11C8/18 , G11C7/00 , G11C7/1045 , G11C11/4076 , G11C29/50012 , G11C2207/2272

2. 发明专利

TWI452576B 包括具固定資料輸出等待時間之記憶體塊的記憶體裝置有权
简体标题：包括具固定数据输出等待时间之内存块的内存设备
公开(公告)号：TWI452576B
公开(公告)日：2014-09-11
申请号：TW100103403
申请日：2011-01-28
申请人：摩西斯股份有限公司 , MOSYS, INC.
发明人：斯克達迪帕克K , SIKDAR, DIPAK K
IPC分类号： G11C7/22
CPC分类号： G06F1/08 , G11C7/04 , G11C7/1039 , G11C7/1066 , G11C7/22 , G11C2207/2272

3. 发明专利

TW201348971A 高時脈速率下的連續讀取突發支援审中-公开
简体标题：高时脉速率下的连续读取突发支持
公开(公告)号：TW201348971A
公开(公告)日：2013-12-01
申请号：TW101148010
申请日：2012-12-18
申请人：史班遜有限公司 , SPANSION LLC
发明人：利特拉克里福德艾倫 , ZITLAW, CLIFFORD ALAN
IPC分类号： G06F13/16 , G11C7/22
CPC分类号： G06F9/44 , G06F13/38 , G06F13/4243 , G11C7/222 , G11C2207/2272
摘要：一種記憶體裝置包括記憶體陣列、輸出緩衝區、初始延遲暫存器以及輸出信號。通常，與該記憶體裝置介接的主機裝置採用高時脈速率，致使該記憶體裝置的資料提取速率不足以支援無縫資料傳輸。該輸出信號用以在自該記憶體陣列的資料提取速率不足以支援該輸出緩衝區的輸出速率時暫停該記憶體裝置與該主機裝置之間的傳輸。
简体摘要：一种内存设备包括内存数组、输出缓冲区、初始延迟寄存器以及输出信号。通常，与该内存设备介接的主机设备采用高时脉速率，致使该内存设备的数据提取速率不足以支持无缝数据传输。该输出信号用以在自该内存数组的数据提取速率不足以支持该输出缓冲区的输出速率时暂停该内存设备与该主机设备之间的传输。

4. 发明专利

TW201310452A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW201310452A
公开(公告)日：2013-03-01
申请号：TW101116714
申请日：2012-05-10
申请人：瑞薩電子股份有限公司 , RENESAS ELECTRONICS CORPORATION
发明人：廣部厚紀 , HIROBE, ATSUNORI
IPC分类号： G11C11/407 , G11C11/4096
CPC分类号： G11C11/4093 , G11C7/10 , G11C7/1066 , G11C11/4076 , G11C2207/2272
摘要：本發明之課題在於提供一種維持資料效率且可降低消耗電力之記憶體陣列構成。本發明之半導體裝置包含複數個基本單位(11)之具備複數個可寫入及讀出之記憶體單元之記憶體陣列，且具備：第1匯流排，其係對複數個上述基本單位共通地設置，進行位址訊號/控制訊號之傳送；及第2匯流排(RWBS)，其係對複數個上述基本單位共通地設置，進行寫入資料與讀出資料之傳送；上述第1匯流排具備作為管線暫存器而發揮功能之至少一個第1緩衝電路(13A)；上述第2匯流排具備作為管線暫存器而發揮功能之至少一個第2緩衝電路(13B)；且該半導體裝置具備：第1控制電路(6)，其係從上述第1匯流排之一端，將位址/控制訊號以從相對於上述一端為面向遠端側之基本單位至相對於上述一端為面向近端側之基本單位之順序而依序送出；及第2控制電路(7)，其係從上述第2匯流排上之一端，將資料訊號以從相對於上述一端為面向遠端側之基本單位至相對於上述一端為面向近端側之基本單位之順序而依序送出；且，自上述第2匯流排傳送至複數個上述基本單位之各者之寫入資料被寫入複數個上述基本單位之各者；來自複數個上述基本單位之各者之讀出資料係經由上述第2匯流排，以從上述近端側之基本單位至上述遠端側之基本單位之順序到達上述第2控制電路，而由上述第2控制電路輸出上述到達之讀出資料。
简体摘要：本发明之课题在于提供一种维持数据效率且可降低消耗电力之内存数组构成。本发明之半导体设备包含复数个基本单位(11)之具备复数个可写入及读出之内存单元之内存数组，且具备：第1总线，其系对复数个上述基本单位共通地设置，进行位址信号/控制信号之发送；及第2总线(RWBS)，其系对复数个上述基本单位共通地设置，进行写入数据与读出数据之发送；上述第1总线具备作为管线寄存器而发挥功能之至少一个第1缓冲电路(13A)；上述第2总线具备作为管线寄存器而发挥功能之至少一个第2缓冲电路(13B)；且该半导体设备具备：第1控制电路(6)，其系从上述第1总线之一端，将位址/控制信号以从相对于上述一端为面向远程侧之基本单位至相对于上述一端为面向近端侧之基本单位之顺序而依序送出；及第2控制电路(7)，其系从上述第2总线上之一端，将数据信号以从相对于上述一端为面向远程侧之基本单位至相对于上述一端为面向近端侧之基本单位之顺序而依序送出；且，自上述第2总线发送至复数个上述基本单位之各者之写入数据被写入复数个上述基本单位之各者；来自复数个上述基本单位之各者之读出数据系经由上述第2总线，以从上述近端侧之基本单位至上述远程侧之基本单位之顺序到达上述第2控制电路，而由上述第2控制电路输出上述到达之读出数据。

5. 发明专利

TW200842871A 半導體記憶裝置 SEMICONDUCTOR MEMORY DEVICE 失效
简体标题：半导体记忆设备 SEMICONDUCTOR MEMORY DEVICE
公开(公告)号：TW200842871A
公开(公告)日：2008-11-01
申请号：TW096148560
申请日：2007-12-19
申请人：日立製作所股份有限公司 HITACHI, LTD. , 爾必達存儲器股份有限公司 ELPIDA MEMORY, INC.
发明人：竹村理一郎 TAKEMURA, RIICHIRO , 關口知紀 SEKIGUCHI, TOMONORI , 秋山悟 AKIYAMA, SATORU , 中谷浩晃 NAKAYA, HIROAKI , 中村正行 NAKAMURA, MASAYUKI
IPC分类号： G11C
CPC分类号： G11C7/04 , G11C7/1066 , G11C7/1072 , G11C7/22 , G11C7/222 , G11C11/4076 , G11C2207/2272
摘要：本發明提供一種半導體裝置,其係為了穩定實現所指定之潛時(latency)、外部時鐘頻率之動作,而對應製造偏差、動作電壓偏差及溫度變化而產生適當之內部時序信號。本發明具有:第一延遲電路區塊,其係產生應以由外部輸入指令循環所決定之行循環時間而動作之電路區塊之時序信號;及第二延遲電路區塊,其係將全體之延遲量調節為外部時鐘及潛時所決定之存取時間與行循環時間之差。此等延遲電路區塊係將各延遲電路之延遲量配合行潛時、動作頻率而調節為適當値,並且對應處理(process)或動作電壓之偏差、動作溫度之變化而調節延遲量。
简体摘要：本发明提供一种半导体设备,其系为了稳定实现所指定之潜时(latency)、外部时钟频率之动作,而对应制造偏差、动作电压偏差及温度变化而产生适当之内部时序信号。本发明具有:第一延迟电路区块,其系产生应以由外部输入指令循环所决定之行循环时间而动作之电路区块之时序信号;及第二延迟电路区块,其系将全体之延迟量调节为外部时钟及潜时所决定之存取时间与行循环时间之差。此等延迟电路区块系将各延迟电路之延迟量配合行潜时、动作频率而调节为适当値,并且对应处理(process)或动作电压之偏差、动作温度之变化而调节延迟量。

6. 发明专利

TWI559316B 半導體裝置有权
简体标题：半导体设备
公开(公告)号：TWI559316B
公开(公告)日：2016-11-21
申请号：TW103106052
申请日：2014-02-24
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：松井義徳 , MATSUI, YOSHINORI
IPC分类号： G11C16/32
CPC分类号： G11C7/222 , G11C7/22 , G11C7/225 , G11C11/4076 , G11C2207/2272

7. 发明专利

TW201633036A 可暫停雙同步ＦＩＦＯ审中-公开
简体标题：可暂停双同步ＦＩＦＯ
公开(公告)号：TW201633036A
公开(公告)日：2016-09-16
申请号：TW104138930
申请日：2015-11-24
申请人：輝達公司 , NVIDIA CORPORATION
发明人：凱勒班傑明安德魯 , KELLER, BENJAMIN ANDREW , 福伊季克馬修魯道夫 , FOJTIK, MATTHEW RUDOLPH , 凱蘭尼布魯克科豆 , KHAILANY, BRUCEK KURDO
IPC分类号： G06F1/10 , G06F7/78
CPC分类号： G06F5/06 , G06F2205/061 , G11C7/222 , G11C8/16 , G11C2207/2254 , G11C2207/2272
摘要：本發明揭示一種提供可暫停雙同步FIFO之系統、方法及電腦程式產品。資料係與第一時脈域的第一時脈信號同步地寫入至雙埠記憶體陣列的入口，並且在該第一時脈域內產生一增量信號。決定該增量信號轉換接近一第二時脈信號的一邊緣，其中該第二時脈信號為一可暫停時脈信號。該第二時脈域的該第二時脈信號之下一個邊緣受到延遲，並且該增量信號被傳輸至該第二時脈域。
简体摘要：本发明揭示一种提供可暂停双同步FIFO之系统、方法及电脑进程产品。数据系与第一时脉域的第一时脉信号同步地写入至双端口内存数组的入口，并且在该第一时脉域内产生一增量信号。决定该增量信号转换接近一第二时脉信号的一边缘，其中该第二时脉信号为一可暂停时脉信号。该第二时脉域的该第二时脉信号之下一个边缘受到延迟，并且该增量信号被传输至该第二时脉域。

8. 发明专利

TWI527034B 用於較高效能及能量效率之具有解耦位元的非依電性多位準胞元記憶體有权
简体标题：用于较高性能及能量效率之具有解耦比特的非依电性多位准胞元内存
公开(公告)号：TWI527034B
公开(公告)日：2016-03-21
申请号：TW102146933
申请日：2013-12-18
申请人：惠普發展公司有限責任合夥企業 , HEWLETT-PACKARD DEVELOPMENT COMPANY, L. P.
发明人：穆拉黎曼哈拿文 , MURALIMANOHAR, NAVEEN , 尹漢彬 , YOON, HAN BIN , 喬皮諾曼P , JOUPPI, NORMAN PAUL
IPC分类号： G11C13/00 , G11C11/56 , G11C7/10
CPC分类号： G11C13/0061 , G06F12/0246 , G11C11/5628 , G11C11/5678 , G11C11/5685 , G11C13/0002 , G11C13/0004 , G11C13/004 , G11C13/0069 , G11C16/10 , G11C16/26 , G11C2207/2272 , Y02D10/13

9. 发明专利

TWI527032B 半導體裝置有权
简体标题：半导体设备
公开(公告)号：TWI527032B
公开(公告)日：2016-03-21
申请号：TW101116714
申请日：2012-05-10
申请人：瑞薩電子股份有限公司 , RENESAS ELECTRONICS CORPORATION
发明人：廣部厚紀 , HIROBE, ATSUNORI
IPC分类号： G11C11/407 , G11C11/4096
CPC分类号： G11C11/4093 , G11C7/10 , G11C7/1066 , G11C11/4076 , G11C2207/2272

10. 发明专利

TWI512755B 存取記憶體之方法及系統有权
简体标题：存取内存之方法及系统
公开(公告)号：TWI512755B
公开(公告)日：2015-12-11
申请号：TW098129756
申请日：2009-09-03
申请人：亞特米斯購併有限公司 , ARTEMIS ACQUISITION LLC
发明人：狄卡洛理查V , DE CARO, RICHARD V. , 馬尼亞戴納特 , MANEA, DANUT
IPC分类号： G11C7/10
CPC分类号： G11C7/1045 , G11C7/1051 , G11C7/1066 , G11C7/22 , G11C16/26 , G11C16/32 , G11C2207/2272 , Y10T29/49002

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