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1. 发明专利

TWI559316B 半導體裝置有权
简体标题：半导体设备
公开(公告)号：TWI559316B
公开(公告)日：2016-11-21
申请号：TW103106052
申请日：2014-02-24
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：松井義徳 , MATSUI, YOSHINORI
IPC分类号： G11C16/32
CPC分类号： G11C7/222 , G11C7/22 , G11C7/225 , G11C11/4076 , G11C2207/2272

2. 发明专利

TW201503144A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW201503144A
公开(公告)日：2015-01-16
申请号：TW103106052
申请日：2014-02-24
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：松井義徳 , MATSUI, YOSHINORI
IPC分类号： G11C16/32
CPC分类号： G11C7/222 , G11C7/22 , G11C7/225 , G11C11/4076 , G11C2207/2272
摘要：削減藉由生成內部時脈信號產生的消耗電流。具備：應答晶片選擇信號(CS_n)的活性化開始內部時脈信號(PCLKAR)的生成的時脈信號緩衝電路(90)；和同步於內部時脈信號(PCLKAR)進行動作的內部電路(70、100、110、120)。時脈信號緩衝電路(90)，是在指令信號(CA0~CA9)表示讀取指令時，在第2時間停止內部時脈信號(PCLKAR)的生成，在指令信號(CA0~CA9)表示啟動指令時，在比第2時間更早的第1時間停止內部時脈信號(PCLKAR)的生成。若藉由本發明，對應於外部指令信號僅必要的期間生成內部時脈信號，就能削減消耗電流。
简体摘要：削减借由生成内部时脉信号产生的消耗电流。具备：应答芯片选择信号(CS_n)的活性化开始内部时脉信号(PCLKAR)的生成的时脉信号缓冲电路(90)；和同步于内部时脉信号(PCLKAR)进行动作的内部电路(70、100、110、120)。时脉信号缓冲电路(90)，是在指令信号(CA0~CA9)表示读取指令时，在第2时间停止内部时脉信号(PCLKAR)的生成，在指令信号(CA0~CA9)表示启动指令时，在比第2时间更早的第1时间停止内部时脉信号(PCLKAR)的生成。若借由本发明，对应于外部指令信号仅必要的期间生成内部时脉信号，就能削减消耗电流。

3. 发明专利

TW201503317A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW201503317A
公开(公告)日：2015-01-16
申请号：TW103106262
申请日：2014-02-25
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：森下哲至 , MORISHITA, SATOSHI , 松井義徳 , MATSUI, YOSHINORI
IPC分类号： H01L25/04 , H01L21/60
CPC分类号： G11C5/04 , G11C5/025 , G11C7/10 , H01L24/48 , H01L24/49 , H01L25/0657 , H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48227 , H01L2224/49171 , H01L2224/73265 , H01L2225/0651 , H01L2225/06562 , H01L2225/06565 , H01L2924/00014 , H01L2924/15311 , H01L2924/181 , H01L2924/386 , H01L2924/00 , H01L2924/00012 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
摘要：將與層積型的半導體晶片和配線基板的銲接線連接效率化。半導體裝置(100)，具備：排列著複數個基板電極(116)的配線基板(108)；和層積在配線基板(108)之上，在與複數個基板電極列(116)相對向的第1邊排列著複數個墊片(118)的第1半導體晶片(102)；和層積在第1半導體晶片(102)之上，在與複數個基板電極列(116)相對向的第2邊排列著複數個墊片(118)的第2半導體晶片(104)。在此，在第1半導體晶片(102)及第2半導體晶片(106)之中的一方的墊片群(118)中，排列在中央部的一部分的墊片群(118)是與複數個基板電極(116)連接，在另一方的墊片群(118)中，排列在兩端部的一部分的墊片群(118)是與複數個基板電極(116)連接。
简体摘要：将与层积型的半导体芯片和配线基板的焊接线连接效率化。半导体设备(100)，具备：排列着复数个基板电极(116)的配线基板(108)；和层积在配线基板(108)之上，在与复数个基板电极列(116)相对向的第1边排列着复数个垫片(118)的第1半导体芯片(102)；和层积在第1半导体芯片(102)之上，在与复数个基板电极列(116)相对向的第2边排列着复数个垫片(118)的第2半导体芯片(104)。在此，在第1半导体芯片(102)及第2半导体芯片(106)之中的一方的垫片群(118)中，排列在中央部的一部分的垫片群(118)是与复数个基板电极(116)连接，在另一方的垫片群(118)中，排列在两端部的一部分的垫片群(118)是与复数个基板电极(116)连接。

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