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1. 发明专利

TWI392884B 多晶片封裝體之測試方法及測試電路有权
简体标题：多芯片封装体之测试方法及测试电路
公开(公告)号：TWI392884B
公开(公告)日：2013-04-11
申请号：TW097146827
申请日：2008-12-02
申请人：旺宏電子股份有限公司 , MACRONIX INTERNATIONAL CO., LTD.
发明人：洪俊雄 , HUNG, CHUN HSIUNG , 何文喬 , HO, WEN CHIAO , 張坤龍 , CHANG, KUEN LONG
IPC分类号： G01R31/28
CPC分类号： G11C29/10 , G11C29/12005

2. 发明专利

TW201044409A 在固態儲存系統中之資料回復 DATA RECOVERY IN A SOLID STATE STORAGE SYSTEM 审中-公开
简体标题：在固态存储系统中之数据回复 DATA RECOVERY IN A SOLID STATE STORAGE SYSTEM
公开(公告)号：TW201044409A
公开(公告)日：2010-12-16
申请号：TW099111839
申请日：2010-04-15
申请人：美光科技公司
发明人：拉森特洛伊 , 庫立馬丁 , 曼寧卓依
IPC分类号： G11C
CPC分类号： G06F11/073 , G06F11/108 , G11C29/10
摘要：本發明提供用於資料回復之方法及記憶體系統。根據至少一個此種方法,當自一記憶體位置讀取有缺陷資料時,藉由對剩餘良好資料及相關聯RAID資料進行一互斥或運算以重建該有缺陷資料而回復該資料。將該有缺陷資料排除在該互斥或(XOR)運算之外。
简体摘要：本发明提供用于数据回复之方法及内存系统。根据至少一个此种方法,当自一内存位置读取有缺陷数据时,借由对剩余良好数据及相关联RAID数据进行一互斥或运算以重建该有缺陷数据而回复该数据。将该有缺陷数据排除在该互斥或(XOR)运算之外。

3. 发明专利

TWI314323B 測試圖案、測試方法、以及倍速資料傳輸動態隨機存取記憶體之內部資料路徑的測試裝置 TEST PATTERNS TO INSURE READ SIGNAL INTEGRITY FOR HIGH SPEED DDR DRAM 有权
简体标题：测试图案、测试方法、以及倍速数据传输动态随机存取内存之内部数据路径的测试设备 TEST PATTERNS TO INSURE READ SIGNAL INTEGRITY FOR HIGH SPEED DDR DRAM
公开(公告)号：TWI314323B
公开(公告)日：2009-09-01
申请号：TW095141196
申请日：2006-11-07
申请人：鈺創科技股份有限公司 ETRON TECHNOLOGY, INC.
发明人：袁德銘 YUAN, DER-MIN
IPC分类号： G11C
CPC分类号： G11C29/02 , G11C11/401 , G11C29/025 , G11C29/10
摘要：一種測試記憶體晶片的內部資料路徑測試方法及施行方式(implementation)。較壞情況測試序列與該較壞情況測試序列的補償序列係儲存於記憶體中。該測試序列與其補償序列係排列於資料字元,使得在讀出該資料字元時,該測試序列或是該測試序列之補償序列係被應用於內部資料路徑之多數的線路連接。每一測試序列包含多數個相同値之邏輯位元及緊接著一相反値的邏輯位元,用於測試增加在內部資料路徑的電荷。內部資料路徑的相鄰元件,其連接補償的測試序列,且用以最大化電壓差並增加內部資料路徑之線路元件間的信號耦接。
简体摘要：一种测试内存芯片的内部数据路径测试方法及施行方式(implementation)。较坏情况测试串行与该较坏情况测试串行的补偿串行系存储于内存中。该测试串行与其补偿串行系排列于数据字符,使得在读出该数据字符时,该测试串行或是该测试串行之补偿串行系被应用于内部数据路径之多数的线路连接。每一测试串行包含多数个相同値之逻辑比特及紧接着一相反値的逻辑比特,用于测试增加在内部数据路径的电荷。内部数据路径的相邻组件,其连接补偿的测试串行,且用以最大化电压差并增加内部数据路径之线路组件间的信号耦接。

4. 发明专利

TW200725632A 記憶體診斷裝置 MEMORY DIAGNOSING DEVICE 审中-公开
简体标题：内存诊断设备 MEMORY DIAGNOSING DEVICE
公开(公告)号：TW200725632A
公开(公告)日：2007-07-01
申请号：TW095136911
申请日：2006-10-04
申请人：三菱電機股份有限公司 MITSUBISHI ELECTRIC CORPORATION
发明人：神余浩夫 KANAMARU, HIROO , 石岡卓也 ISHIOKA, TAKUYA
IPC分类号： G11C
CPC分类号： G11C29/56 , G11C29/025 , G11C29/10 , G11C29/56008 , G11C2029/1202
摘要：本發明提供一種記憶體診斷裝置。該記憶體診斷裝置具備:對記憶體中的每個字元測試該字元內之各位元的耦合錯誤的字元內測試手段;對記憶體中作為複數個字元的每個部分排列測試部分排列內之各字元間的耦合錯誤的字元間測試手段;以及測試記憶體中之部分排列間的耦合錯誤的區塊間測試手段,且可一面維持某程度的診斷精確度,一面實現快速的耦合錯誤診斷。
简体摘要：本发明提供一种内存诊断设备。该内存诊断设备具备:对内存中的每个字符测试该字符内之各比特的耦合错误的字符内测试手段;对内存中作为复数个字符的每个部分排列测试部分排列内之各字符间的耦合错误的字符间测试手段;以及测试内存中之部分排列间的耦合错误的区块间测试手段,且可一面维持某程度的诊断精确度,一面实现快速的耦合错误诊断。

5. 发明专利

TW200725630A 測試圖案、測試方法、以及倍速資料傳輸動態隨機存取記憶體之內部資料路徑的測試裝置 TEST PATTERNS TO INSURE READ SIGNAL INTEGRITY FOR HIGH SPEED DDR DRAM 审中-公开
简体标题：测试图案、测试方法、以及倍速数据传输动态随机存取内存之内部数据路径的测试设备 TEST PATTERNS TO INSURE READ SIGNAL INTEGRITY FOR HIGH SPEED DDR DRAM
公开(公告)号：TW200725630A
公开(公告)日：2007-07-01
申请号：TW095141196
申请日：2006-11-07
申请人：鈺創科技股份有限公司 ETRON TECHNOLOGY, INC.
发明人：袁德銘 YUAN, DER-MIN
IPC分类号： G11C
CPC分类号： G11C29/02 , G11C11/401 , G11C29/025 , G11C29/10
摘要：一種測試記憶體晶片的內部資料路徑測試方法及施行方式(implementation)。較壞情況測試序列與該較壞情況測試序列的補償序列係儲存於記憶體中。該測試序列與其補償序列係排列於資料字元,使得在讀出該資料字元時,該測試序列或是該測試序列之補償序列係被應用於內部資料路徑之多數的線路連接。每一測試序列包含多數個相同値之邏輯位元及緊接著一相反値的邏輯位元,用於測試增加在內部資料路徑的電荷。內部資料路徑的相鄰元件,其連接補償的測試序列,且用以最大化電壓差並增加內部資料路徑之線路元件間的信號耦接。
简体摘要：一种测试内存芯片的内部数据路径测试方法及施行方式(implementation)。较坏情况测试串行与该较坏情况测试串行的补偿串行系存储于内存中。该测试串行与其补偿串行系排列于数据字符,使得在读出该数据字符时,该测试串行或是该测试串行之补偿串行系被应用于内部数据路径之多数的线路连接。每一测试串行包含多数个相同値之逻辑比特及紧接着一相反値的逻辑比特,用于测试增加在内部数据路径的电荷。内部数据路径的相邻组件,其连接补偿的测试串行,且用以最大化电压差并增加内部数据路径之线路组件间的信号耦接。

6. 发明专利

TW200717007A 裝置之獲取測試資料 OBTAINING TEST DATA FOR A DEVICE 审中-公开
简体标题：设备之获取测试数据 OBTAINING TEST DATA FOR A DEVICE
公开(公告)号：TW200717007A
公开(公告)日：2007-05-01
申请号：TW095128428
申请日：2006-08-03
申请人：泰瑞戴尼公司 TERADYNE, INC.
发明人：馬克E 羅森 ROSEN, MARK E.
IPC分类号： G01R
CPC分类号： G01R31/31711 , G06F11/26 , G11C29/10 , G11C29/56 , G11C29/56004
摘要：獲取一待測裝置之測試資料包括藉由使用漸進取樣在一系列參數之第一點處測試該裝置來獲取該測試資料之一第一部分,及藉由使用適應性取樣在一系列參數之第二點處測試該裝置來獲取該測試資料之一第二部分。
简体摘要：获取一待测设备之测试数据报括借由使用渐进采样在一系列参数之第一点处测试该设备来获取该测试数据之一第一部分,及借由使用适应性采样在一系列参数之第二点处测试该设备来获取该测试数据之一第二部分。

7. 发明专利

TW200601348A 記憶體測試系統及方法 SYSTEM AND METHOD FOR TESTING MEMORY 审中-公开
简体标题：内存测试系统及方法 SYSTEM AND METHOD FOR TESTING MEMORY
公开(公告)号：TW200601348A
公开(公告)日：2006-01-01
申请号：TW093119345
申请日：2004-06-30
申请人：鴻海精密工業股份有限公司 HON HAI PRECISION INDUSTRY CO., LTD.
发明人：曾鑫 ZENG, XIN , 何唐 HE, TANG
IPC分类号： G11C , G06F
CPC分类号： G11C29/56 , G11C29/10
摘要：一種記憶體測試系統包括：一監控器，其包括一命令行介面，用於輸入測試命令及參數；一驅動程式，其包括一命令行編輯器，以及一命令翻譯器，依據用戶輸入之測試命令及參數調用相關子程式；一測試執行裝置，用於對記憶體進行讀寫測試，並將測試結果透過驅動程式返回監控器。
简体摘要：一种内存测试系统包括：一监控器，其包括一命令行界面，用于输入测试命令及参数；一驱动程序，其包括一命令行编辑器，以及一命令翻译器，依据用户输入之测试命令及参数调用相关子进程；一测试运行设备，用于对内存进行读写测试，并将测试结果透过驱动程序返回监控器。

8. 发明专利

TW530206B 用於減少輸入測試圖案之輸入循環數目的半導體記憶體裝置失效
简体标题：用于减少输入测试图案之输入循环数目的半导体内存设备
公开(公告)号：TW530206B
公开(公告)日：2003-05-01
申请号：TW090132501
申请日：2001-12-27
申请人： NEC電子股份有限公司
发明人：秋岡利明
IPC分类号： G06F
CPC分类号： G11C29/10 , G11C29/12
摘要：提供一種記憶體裝置，用於減少測試時間及測試圖案之複雜度。記憶體裝置包含包括複數個記憶體單元之記憶體單元陣列，一I/O緩衝器，一指令提供單元，一位址提供單元，及一位址解碼器。指令提供單元回應測試模式信號，用於提供控制記憶體單元陣列之存取之指令。位址提供單元回應指令提供一位址。位址解碼器回應該位址而允許記憶體單元陣列被存取。指令提供單元在測試模式信號啟動時將指令設成預定內部指令。指令提供單元在測試模式信號不啟動時，經由I/O緩衝器接收外部指令以將指令設成外部指令。
简体摘要：提供一种内存设备，用于减少测试时间及测试图案之复杂度。内存设备包含包括复数个内存单元之内存单元数组，一I/O缓冲器，一指令提供单元，一位址提供单元，及一位址译码器。指令提供单元回应测试模式信号，用于提供控制内存单元数组之存取之指令。位址提供单元回应指令提供一位址。位址译码器回应该位址而允许内存单元数组被存取。指令提供单元在测试模式信号启动时将指令设成预定内部指令。指令提供单元在测试模式信号不启动时，经由I/O缓冲器接收外部指令以将指令设成外部指令。

9. 发明专利

TW517376B 半導體裝置系統失效
简体标题：半导体设备系统
公开(公告)号：TW517376B
公开(公告)日：2003-01-11
申请号：TW089109408
申请日：2000-05-17
申请人：日立製作所股份有限公司
发明人：青木英之 , 菊地修司 , 難波正昭 , 高橋保彥 , 和田武史 , 鈴木巖
IPC分类号： H01L
CPC分类号： G11C29/16 , G11C29/10
摘要：本發明是關於半導體裝置系統，亦即在搭載有記憶體晶片的模組內搭載具有：
根據預定的算法來產生記憶體的測試模式(位址與資料)之ALPG；及
比較寫入記憶體中的資料與被讀出的資料之判定電路；及
記憶判定結果(不良位址)之記憶手段；等之測試用晶片。
简体摘要：本发明是关于半导体设备系统，亦即在搭载有内存芯片的模块内搭载具有：根据预定的算法来产生内存的测试模式(位址与数据)之ALPG；及比较写入内存中的数据与被读出的数据之判定电路；及记忆判定结果(不良位址)之记忆手段；等之测试用芯片。

10. 发明专利

TW201632905A 在平行測試中的雙倍資料速率之技術审中-公开
简体标题：在平行测试中的双倍数据速率之技术
公开(公告)号：TW201632905A
公开(公告)日：2016-09-16
申请号：TW104136851
申请日：2015-11-09
申请人：英特爾公司 , INTEL CORPORATION
发明人：阮勇 , NGUYEN, DZUNG , 于練 , VU, LUYEN T.
IPC分类号： G01R31/3177 , G01R31/3185 , G11C29/02 , G11C29/08
CPC分类号： G11C29/08 , G01R31/3177 , G01R31/318536 , G11C7/1093 , G11C11/401 , G11C16/32 , G11C29/02 , G11C29/022 , G11C29/023 , G11C29/028 , G11C29/10 , G11C29/1201 , G11C29/48 , G11C29/50012
摘要：簡要地說，根據一個或多個實施例，一種用以測試一半導體裝置的設備包含有一控制器，其被配置成可在該半導體裝置上執行一個或多個測試，一減少低接腳計數(RLPC)電路，其被配置成以相對於一單一資料速率(SDR)之一雙倍資料速率(DDR)把資料寫入到該半導體裝置或從該半導體裝置讀出資料，以及焊墊邏輯用以耦合到該半導體裝置，該焊墊邏輯被配置成可從時脈(tAC)信號提供一可調式資料存取時間以選擇一單一資料速率(SDR)或一雙倍資料速率(DDR)操作模式之不同的存取時間，其中當一DDR模式被選擇時，正被測試之該半導體裝置之一載入時間或一卸載時間，或它們的一組合會被降低。
简体摘要：简要地说，根据一个或多个实施例，一种用以测试一半导体设备的设备包含有一控制器，其被配置成可在该半导体设备上运行一个或多个测试，一减少低接脚计数(RLPC)电路，其被配置成以相对于一单一数据速率(SDR)之一双倍数据速率(DDR)把数据写入到该半导体设备或从该半导体设备读出数据，以及焊垫逻辑用以耦合到该半导体设备，该焊垫逻辑被配置成可从时脉(tAC)信号提供一可调式数据存取时间以选择一单一数据速率(SDR)或一双倍数据速率(DDR)操作模式之不同的存取时间，其中当一DDR模式被选择时，正被测试之该半导体设备之一加载时间或一卸载时间，或它们的一组合会被降低。

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