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1. 发明专利

TW200305169A 半導體記憶裝置审中-公开
简体标题：半导体记忆设备
公开(公告)号：TW200305169A
公开(公告)日：2003-10-16
申请号：TW092105374
申请日：2003-03-12
申请人：日立製作所股份有限公司 HITACHI, LTD. , 日立超愛爾愛斯愛系統股份有限公司 HITACHI ULSI SYSTEM CO., LTD , 爾必達存儲器股份有限公司 ELPIDA MEMORY, INC.
发明人：宮武伸一 , 谷一彥 , 宮澤一幸 , 關口知紀 TOMONORI SEKIGUCHI , 竹村理一郎 RICHIRO TAKEMURA , 阪田健 TAKESHI SAKATA
IPC分类号： G11C
CPC分类号： H01L27/108 , G11C7/18 , G11C11/403 , G11C11/406 , G11C11/40615 , G11C11/4097 , G11C2211/4013 , H01L27/0207 , H01L27/10814 , H01L27/10885 , H01L27/10897 , Y10S257/905 , Y10S257/906
摘要：【課題】本發明半導體記憶裝置為提供，抑制記憶格面積增加，此外得到超高速讀出時間，更當自我更新時，可得到長時間之更新間隔，高集積且超高速，更可以大幅減少資訊保持時之消費電力。【解決手段】1交叉點單元．2單元/位元方式所使用之DRAM，使用1交叉點6F^2之雙單元構造為位元線對BL、BL及字元線對WL所有交叉點之對應位置配置記憶格MC，字元線WL之間隔的一半為F時，位元線對BL、BL之位元線的間隔為大於2F並小於4F。更，記憶格MC之電晶體的源極、通道、汲極所形成矽電路板上動態區域AA，對於位元線對BL、BL方向成為傾斜構成。
简体摘要：【课题】本发明半导体记忆设备为提供，抑制记忆格面积增加，此外得到超高速读出时间，更当自我更新时，可得到长时间之更新间隔，高集积且超高速，更可以大幅减少信息保持时之消费电力。【解决手段】1交叉点单元．2单元/比特方式所使用之DRAM，使用1交叉点6F^2之双单元构造为比特线对BL、BL及字符线对WL所有交叉点之对应位置配置记忆格MC，字符线WL之间隔的一半为F时，比特线对BL、BL之比特线的间隔为大于2F并小于4F。更，记忆格MC之晶体管的源极、信道、汲极所形成硅电路板上动态区域AA，对于比特线对BL、BL方向成为倾斜构成。

2. 发明专利

TW463320B 半導體積體電路裝置之製造方法有权
简体标题：半导体集成电路设备之制造方法
公开(公告)号：TW463320B
公开(公告)日：2001-11-11
申请号：TW088115300
申请日：2000-03-02
申请人：日立製作所股份有限公司 , 日立超愛爾.愛斯.愛.系統股份有限公司
发明人：川北惠三 , 谷一彥 , 成井誠司 , 中井潔 , 佐藤文良(已歿) , 鈴木一成 , 津金秀明
IPC分类号： H01L
CPC分类号： H01L27/10894 , H01L23/5258 , H01L27/10814 , H01L28/84 , H01L28/90 , H01L2924/0002 , H01L2924/00
摘要：針對位在形成在TEG領域之保險絲Fa之上層的導電層的圖案實施OR處理，更者，藉著將已經附加了被連接到上述保險絲Fa之測試墊TP之開孔圖案的合成圖案，轉印到已塗佈在半導體晶圓l之表面的感光性樹脂上，而在上述刮除領域，只讓樹脂層l殘留在經轉印有上述合成圖案的領域上。
简体摘要：针对位在形成在TEG领域之保险丝Fa之上层的导电层的图案实施OR处理，更者，借着将已经附加了被连接到上述保险丝Fa之测试垫TP之开孔图案的合成图案，转印到已涂布在半导体晶圆l之表面的感光性树脂上，而在上述刮除领域，只让树脂层l残留在经转印有上述合成图案的领域上。

3. 发明专利

TW498331B 半導體裝置失效
简体标题：半导体设备
公开(公告)号：TW498331B
公开(公告)日：2002-08-11
申请号：TW089104282
申请日：2000-03-09
申请人：日立製作所股份有限公司
发明人：關口知紀 , 竹村理一郎 , 谷一彥 , 木村勝高 , 高橋繼雄
IPC分类号： G11C
CPC分类号： G11C7/02 , G11C5/06 , G11C5/063 , G11C8/08 , G11C8/14 , G11C11/408 , G11C11/4085 , G11C11/4096 , G11C11/4097 , H01L27/0207 , H01L27/10814 , H01L27/10882
摘要：本發明是關於半導體裝置，其課題是在於解決：在追求微細加工的高集成DRAM中，資料線一字元線間的耦台電容會在資料線對間形成不平衡，若在資料線一字元線間的耦合電容中產生不平衡，則會因為在放大資料線時字元線中所產生的雜訊較大，而導致資料線上的微小信號劣化，造成錯誤放大資料的危險性增加。其解決手段：是以隔1條或複數條的方式來將複數個記憶格(該複數個記憶格是連接於一條的資料線)的複數條字元線交互連接於副字元驅動器列(該副字元驅動器列是配置於記憶體陣列的相反側)。其功效：在資料線放大時，正負的字元線雜訊會在副字元驅動器中相互抵消，而使能夠減低字元線雜訊。因此，同防止感測放大器所讀出之信號的劣化，進而能夠提高記憶體動作的可靠性。
简体摘要：本发明是关于半导体设备，其课题是在于解决：在追求微细加工的高集成DRAM中，数据线一字符线间的耦台电容会在数据线对间形成不平衡，若在数据线一字符线间的耦合电容中产生不平衡，则会因为在放大数据线时字符线中所产生的噪声较大，而导致数据在线的微小信号劣化，造成错误放大数据的危险性增加。其解决手段：是以隔1条或复数条的方式来将复数个记忆格(该复数个记忆格是连接于一条的数据线)的复数条字符线交互连接于副字符驱动器列(该副字符驱动器列是配置于内存数组的相反侧)。其功效：在数据线放大时，正负的字符线噪声会在副字符驱动器中相互抵消，而使能够减低字符线噪声。因此，同防止传感放大器所读出之信号的劣化，进而能够提高内存动作的可靠性。

4. 发明专利

TW495965B 半導體記憶裝置失效
简体标题：半导体记忆设备
公开(公告)号：TW495965B
公开(公告)日：2002-07-21
申请号：TW090106105
申请日：2001-03-15
申请人：日立製作所股份有限公司
发明人：關口知紀 , 谷一彥
IPC分类号： H01L
CPC分类号： G11C11/4091 , G11C7/18 , G11C11/4085 , G11C11/4097
摘要：本發明揭示一種半導體記憶裝置，配設有，沿第1方向配置之多數記憶器陣列領域及與之交互配置之多數感測放大器領域，上述多數記憶器陣列領域分別備有，沿上述第1方向配設之多數位元線，沿垂直於上述第1方向之第2方向配設之多數字線，以及，對應上述多數位元線與上述多數字線之交叉部位配設之多數記憶格，並配設，從向鄰接各感測放大器領域兩側之記憶器陣列領域之一方延伸之位元線，及向另一方延伸之位元線接受一對信號之感測放大器，而獨立設定，對中間夾著兩個以上記憶器陣列領域而分開之兩個記憶器陣列領域之各字線選擇定時或位址。
简体摘要：本发明揭示一种半导体记忆设备，配设有，沿第1方向配置之多数记忆器数组领域及与之交互配置之多数传感放大器领域，上述多数记忆器数组领域分别备有，沿上述第1方向配设之多数码元线，沿垂直于上述第1方向之第2方向配设之多数字线，以及，对应上述多数码元线与上述多数字线之交叉部位配设之多数记忆格，并配设，从向邻接各传感放大器领域两侧之记忆器数组领域之一方延伸之比特线，及向另一方延伸之比特线接受一对信号之传感放大器，而独立设置，对中间夹着两个以上记忆器数组领域而分开之两个记忆器数组领域之各字线选择定时或位址。

5. 发明专利

TW382802B 半導體積體電路失效
简体标题：半导体集成电路
公开(公告)号：TW382802B
公开(公告)日：2000-02-21
申请号：TW087107562
申请日：1998-05-15
申请人：日立製作所股份有限公司 , 日立裝置工程股份有限公司
发明人：堀口真志 , 川瀨靖 , 秋葉武定 , 中儀延 , 谷一彥
IPC分类号： H01L
CPC分类号： G11C8/08 , G11C5/14 , G11C5/147 , H01L2924/0002 , H01L2924/00
摘要：本發明可以減少在用於減低次閥值(subthreshold Current)電流之副電源配線上的電壓下降情形，且藉此可以防止邏輯電路之動作速度降低。
沿著包含成為次閥值電流之減低對象的MOS邏輯電路(2)在內的矩形領域(l)的一邊配置主電源配線(3，4)，副電源配線(5，6)則在該領域(l)上，多個被配置在與上述主電源配線(3，4)呈垂直相交的方向上。將副電源配線(5)選擇性地與主電源配線(3)導通的開關MOS電晶體(7)，則針對主電源配線(3)分散配置多個。當相對於主電源配線分散配置上述開關MOS電晶體時，則與將開關MOS電晶體配置在l個位置的情形相比較，可以減小副電源配線的等效配線電阻。
简体摘要：本发明可以减少在用于减低次阀值(subthreshold Current)电流之副电源配在线的电压下降情形，且借此可以防止逻辑电路之动作速度降低。沿着包含成为次阀值电流之减低对象的MOS逻辑电路(2)在内的矩形领域(l)的一边配置主电源配线(3，4)，副电源配线(5，6)则在该领域(l)上，多个被配置在与上述主电源配线(3，4)呈垂直相交的方向上。将副电源配线(5)选择性地与主电源配线(3)导通的开关MOS晶体管(7)，则针对主电源配线(3)分散配置多个。当相对于主电源配线分散配置上述开关MOS晶体管时，则与将开关MOS晶体管配置在l个位置的情形相比较，可以减小副电源配线的等效配线电阻。

6. 发明专利

TW517380B 半導體記憶裝置有权
简体标题：半导体记忆设备
公开(公告)号：TW517380B
公开(公告)日：2003-01-11
申请号：TW090105602
申请日：2001-03-09
申请人：日立製作所股份有限公司
发明人：長谷川雅俊 , 谷一彥
IPC分类号： H01L
CPC分类号： G11C29/808 , G11C7/18 , G11C11/4097 , G11C29/02 , G11C29/025 , G11C29/72 , G11C29/80 , G11C29/848
摘要：本發明係關於半導體記憶裝置，主要係關於利用於在字1線與位元線之交點被配置動態型記憶單元而成之所謂元交點方式之動態型RAM(隨機存取記憶體)之Y系救濟技術有效之技術者。將包含分別被結合在複數之位元線與複數之字元線之複數的記憶單元之記憶墊(memory mat)配置於上述位元線方向，在被配置於上述位元線方向之記憶墊之間的區域設置：包含對於被分別設置於此記憶墊之位元線對之一半，輸入輸出節點被接續而成之複數的晶片電路之讀出放大器列，藉由以上述各位元線對與被接續於彼之讀出放大器單位使冗餘位元線對以及對應彼之冗餘讀出放大器之置換成為可能，實現有效果而且合理的Y系救濟。
简体摘要：本发明系关于半导体记忆设备，主要系关于利用于在字1线与比特线之交点被配置动态型记忆单元而成之所谓元交点方式之动态型RAM(随机存取内存)之Y系救济技术有效之技术者。将包含分别被结合在复数之比特线与复数之字符线之复数的记忆单元之记忆垫(memory mat)配置于上述比特线方向，在被配置于上述比特线方向之记忆垫之间的区域设置：包含对于被分别设置于此记忆垫之比特线对之一半，输入输出节点被接续而成之复数的芯片电路之读出放大器列，借由以上述各比特线对与被接续于彼之读出放大器单位使冗余比特线对以及对应彼之冗余读出放大器之置换成为可能，实现有效果而且合理的Y系救济。

7. 发明专利

TW503396B 半導體裝置有权
简体标题：半导体设备
公开(公告)号：TW503396B
公开(公告)日：2002-09-21
申请号：TW089122250
申请日：2000-10-23
申请人：日立製作所股份有限公司
发明人：竹村理一郎 , 關口知紀 , 木村勝高 , 谷一彥 , 高橋繼雄
IPC分类号： G11C
CPC分类号： H01L27/10894 , G11C11/4097 , H01L27/10897
摘要：本發明揭示一種半導體裝置，實施感測放大器交互配置時，從副記憶器陣列(SMA)將資料線拉出到感測放大器(SA)之方式，係將在副記憶器陣列內連接之兩條資料線，或中間夾有兩條資料線之兩條資料線連接到相鄰接之感測放大器。亦即，使夾在連接到相鄰兩感測放大器之各資料線間之資料線之數目為偶數(0、2、4、－－－)。
如此，便可以避免在感測放大器塊與副記憶器陣列之連接部分發生斷線、短路，可以使布置容易。
简体摘要：本发明揭示一种半导体设备，实施传感放大器交互配置时，从副记忆器数组(SMA)将数据线拉出到传感放大器(SA)之方式，系将在副记忆器数组内连接之两条数据线，或中间夹有两条数据线之两条数据线连接到相邻接之传感放大器。亦即，使夹在连接到相邻两传感放大器之各数据线间之数据线之数目为偶数(0、2、4、－－－)。如此，便可以避免在传感放大器块与副记忆器数组之连接部分发生断线、短路，可以使布置容易。

8. 发明专利

TW421882B 半導體積體電路裝置有权
简体标题：半导体集成电路设备
公开(公告)号：TW421882B
公开(公告)日：2001-02-11
申请号：TW088103963
申请日：1999-03-15
申请人：日立製作所股份有限公司 , 日立裝置工程股份有限公司
发明人：藤澤宏樹 , 谷一彥 , 福井健一 , 立花利一
IPC分类号： H01L
CPC分类号： G11C5/147
摘要：針對藉由接受由外部端子所供給之電源電壓而動作的內部電壓產生電路，而形成降壓電壓以及昇壓電壓之其中一者或兩者，而讓內部電路動作的半導體積體電路裝置，接受從上述外部端子所供給的電源電壓或是在上述內部電壓產生電路中所形成的昇壓電壓而動作的第l電路，係由具有與上述電源電壓或昇壓電壓呈對應的膜厚厚的閘絕緣膜的第l MOSFET所構成，而接受上述降壓電壓而動作的第2內部電路，係由具有與上述降壓電壓呈對應之膜厚薄的閘絕緣膜的第2 MOSFET所構成。
简体摘要：针对借由接受由外部端子所供给之电源电压而动作的内部电压产生电路，而形成降压电压以及升压电压之其中一者或两者，而让内部电路动作的半导体集成电路设备，接受从上述外部端子所供给的电源电压或是在上述内部电压产生电路中所形成的升压电压而动作的第l电路，系由具有与上述电源电压或升压电压呈对应的膜厚厚的闸绝缘膜的第l MOSFET所构成，而接受上述降压电压而动作的第2内部电路，系由具有与上述降压电压呈对应之膜厚薄的闸绝缘膜的第2 MOSFET所构成。

9. 发明专利

TW419661B 半導體裝置有权
简体标题：半导体设备
公开(公告)号：TW419661B
公开(公告)日：2001-01-21
申请号：TW088103961
申请日：1999-03-15
申请人：日立製作所股份有限公司
发明人：堀口真志 , 中村正行 , 大熊禎幸 , 谷一彥 , 中儀延
IPC分类号： G11C
CPC分类号： G11C5/063 , G11C5/14 , G11C5/147 , G11C7/1072 , G11C8/12 , G11C11/406 , G11C11/40615 , G11C11/40618 , G11C11/4074 , G11C11/4076 , G11C2207/2227 , G11C2211/4067 , G11C2211/4068
摘要：本發明有關於半導體存儲體之電源電路，特別是適合於低消費電力化之控制方式。
具備有，分別依活性化指令而可以獨立地活性化之複數之存儲體，及對應於存儲體之各個地予以設置，分別接受外部電源電壓而輸出規定之內部電源電壓之複數之電源電路，電源電路之輸出乃分別連接於所對應之存儲體，回應於令存儲體之一予以活性化之指令，令電源電路中之對應於該存儲體地被設置之電源電路予以導通(ON)，而剩下之其他電源電路即予以斷通(OFF)者。
简体摘要：本发明有关于半导体存储体之电源电路，特别是适合于低消费电力化之控制方式。具备有，分别依活性化指令而可以独立地活性化之复数之存储体，及对应于存储体之各个地予以设置，分别接受外部电源电压而输出规定之内部电源电压之复数之电源电路，电源电路之输出乃分别连接于所对应之存储体，回应于令存储体之一予以活性化之指令，令电源电路中之对应于该存储体地被设置之电源电路予以导通(ON)，而剩下之其他电源电路即予以断通(OFF)者。

10. 发明专利

TW402808B 半導體記憶裝置失效
简体标题：半导体记忆设备
公开(公告)号：TW402808B
公开(公告)日：2000-08-21
申请号：TW086116551
申请日：1997-11-06
申请人：日立製作所股份有限公司 , 日立超愛爾.愛斯.愛工程股份有限公司
发明人：宮武伸一 , 加瀨重和 , 中村正行 , 長谷川雅俊 , 谷一彥
IPC分类号： H01L
CPC分类号： G11C11/22
摘要：本發明係關於半導體記憶裝置，主要是關於利用於在記憶用電容器使用高電介質或強電介質之大記憶容量之動態型RAM（隨機存取記憶體）有效之技術者。於具有由位址選擇用MOSFET及資訊記憶用電容器形成，由中間電位形成之板極電壓被供給在上述資訊記憶用電容器之共通電極而形成之記憶體單元之半導體記憶裝置，上述板極電壓到達接近中間電位之規定之電位時，利用電壓檢出電路或計時電路間接的檢測出，在上述規定電位以下時，禁止上述字元線之選擇動作或使互補位元線預充電狀態地為上述中間電位，上述板極電壓在規定之電位到達上述規定電位後，解除上述動作可以做記憶體存取。
简体摘要：本发明系关于半导体记忆设备，主要是关于利用于在记忆用电容器使用高电介质或强电介质之大记忆容量之动态型RAM（随机存取内存）有效之技术者。于具有由位址选择用MOSFET及信息记忆用电容器形成，由中间电位形成之板极电压被供给在上述信息记忆用电容器之共通电极而形成之内存单元之半导体记忆设备，上述板极电压到达接近中间电位之规定之电位时，利用电压检出电路或计时电路间接的检测出，在上述规定电位以下时，禁止上述字符线之选择动作或使互补比特线预充电状态地为上述中间电位，上述板极电压在规定之电位到达上述规定电位后，解除上述动作可以做内存存取。

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