专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明专利

TW533492B 半導體裝置之製造方法失效
简体标题：半导体设备之制造方法
公开(公告)号：TW533492B
公开(公告)日：2003-05-21
申请号：TW090119051
申请日：2001-08-03
申请人：日立製作所股份有限公司
发明人：田中稔彥 , 長谷川昇雄 , 森和孝 , 宮崎浩 , 寺澤恒男
IPC分类号： H01L
CPC分类号： G03F1/56 , G03F1/00 , G03F1/58 , G03F7/0035 , Y10S438/945
摘要：本發明係於使用光阻掩模之曝光處理中，即使使用波長超過200nm之曝光光線，亦可良好地轉印預定之圖案。
其係於使用波長超過200nm之曝光光EXP而對晶圓1W進行曝光處理時，使用配置有遮光圖案5之光掩模MR，該遮光圖案係於對該曝光光EXP具有吸光性之吸光性有機膜3a上疊層光阻膜4a而成。
简体摘要：本发明系于使用光阻掩模之曝光处理中，即使使用波长超过200nm之曝光光线，亦可良好地转印预定之图案。其系于使用波长超过200nm之曝光光EXP而对晶圆1W进行曝光处理时，使用配置有遮光图案5之光掩模MR，该遮光图案系于对该曝光光EXP具有吸光性之吸光性有机膜3a上叠层光阻膜4a而成。

2. 发明专利

TW511149B 光罩之製造方法及光罩失效
简体标题：光罩之制造方法及光罩
公开(公告)号：TW511149B
公开(公告)日：2002-11-21
申请号：TW090119537
申请日：2001-08-09
申请人：日立製作所股份有限公司
发明人：田中稔彥 , 長谷川昇雄
IPC分类号： H01L
CPC分类号： G03F1/56 , H01L21/0276
摘要： (課題)獲得使用波長200nm以上之曝光光時乃可以具有充分之解像性之抗蝕劑罩為目的。(解決手段)以對於波長200nm以上之曝光光也顯示遮光性之吸光性有機膜3a，及主要將它圖樣形成用之抗蝕劑膜4a之疊層膜來構成圖樣轉印用之由有機膜所成之遮光圖樣2a。
简体摘要： (课题)获得使用波长200nm以上之曝光光时乃可以具有充分之解像性之抗蚀剂罩为目的。(解决手段)以对于波长200nm以上之曝光光也显示遮光性之吸光性有机膜3a，及主要将它图样形成用之抗蚀剂膜4a之叠层膜来构成图样转印用之由有机膜所成之遮光图样2a。

3. 发明专利

TW498435B 半導體積體電路裝置的製造方法以及多晶片模組的製造方法失效
简体标题：半导体集成电路设备的制造方法以及多芯片模块的制造方法
公开(公告)号：TW498435B
公开(公告)日：2002-08-11
申请号：TW090117121
申请日：2001-07-12
申请人：日立製作所股份有限公司
发明人：寺邊恆男 , 田中稔彥 , 宮崎浩 , 長谷川昇雄 , 森和孝
IPC分类号： H01L
CPC分类号： G03F7/70425 , G03F1/00 , G03F1/56 , H01L2224/05001 , H01L2224/05008 , H01L2224/05022 , H01L2224/05024 , H01L2224/05569 , H01L2224/05572 , H01L2224/16225 , H01L2224/32225 , H01L2224/73204 , H01L2224/92125 , H01L2924/15311 , Y10S438/944 , Y10S438/946 , H01L2924/00
摘要： [課題]提高半導體積體電路裝置的生產性。[解決手段]依照光罩的曝光處理數，以具有由金屬所構成的遮光圖案的光罩與具有由光阻膜所構成的遮光圖案7a的光罩MR1分別使用來進行曝光處理。
简体摘要： [课题]提高半导体集成电路设备的生产性。[解决手段]依照光罩的曝光处理数，以具有由金属所构成的遮光图案的光罩与具有由光阻膜所构成的遮光图案7a的光罩MR1分别使用来进行曝光处理。

4. 发明专利

TW535210B 相位位移光罩及其製造方法失效
简体标题：相位位移光罩及其制造方法
公开(公告)号：TW535210B
公开(公告)日：2003-06-01
申请号：TW090102774
申请日：2001-02-08
申请人：日立製作所股份有限公司
发明人：田中稔彥 , 長谷川昇雄
IPC分类号： H01L , G03F
CPC分类号： G03F1/32 , G03F1/42 , G03F1/84
摘要：本發明係關於使用在半導體裝置、半導體積體電路裝置、超電導裝置、微機械、電子裝置等之微細裝置之製造之光罩，特別是關於適用在微細圖案形成之半色調相位位移光罩及其製造方法者。本發明之課題為：第1：縮短半色調相位位移光罩之製造工程，削減製造花費時間與成本，提升良率。第2：提供相位角控制性以及尺寸控制性高之半色調相位位移光罩。其解決手段為作成：在形成微細圖案之半色調膜上而且於微細圖案區域之外側形成由光阻膜形成之遮光帶之半色調相位位移光罩構造。
简体摘要：本发明系关于使用在半导体设备、半导体集成电路设备、超电导设备、微机械、电子设备等之微细设备之制造之光罩，特别是关于适用在微细图案形成之半色调相位位移光罩及其制造方法者。本发明之课题为：第1：缩短半色调相位位移光罩之制造工程，削减制造花费时间与成本，提升良率。第2：提供相位角控制性以及尺寸控制性高之半色调相位位移光罩。其解决手段为作成：在形成微细图案之半色调膜上而且于微细图案区域之外侧形成由光阻膜形成之遮光带之半色调相位位移光罩构造。

5. 发明专利

TW292400B 光罩、光罩之製造方法、圖型形成方法、半導體裝置之製造方法及光罩圖型設計用之裝置失效
简体标题：光罩、光罩之制造方法、图型形成方法、半导体设备之制造方法及光罩图型设计用之设备
公开(公告)号：TW292400B
公开(公告)日：1996-12-01
申请号：TW084105766
申请日：1995-06-07
申请人：日立製作所股份有限公司
发明人：今井彰 , 寺澤男 , 早野勝也 , 岡崎信次 , 長谷川昇雄 , 茂庭明美 , 福田宏
IPC分类号： H01L
摘要：本發明係藉投影曝光裝置，防止轉印光罩圖型時因所使用之光罩之解析度不良造成製造良品率降低，或防止發生不要之投影像為目的，且在由半透明膜、位相位移所形成之半透明區域中，設計由透明區域所形成之主要圖型，光通過各個區域之位相差實質上係１８０之光罩°。在此光罩主要圖型周圍，透過光之位相差與主要圖型相同，且配置透明輔助圖型。例如主要圖型之中心或預期中心線與輔助圖型之中心或預期之中心線之距離Ｄ，係符合Ｄ＝ｂλ／ＮＡｍ（但ＮＡｍ係投影光學系統之光罩數值孔徑，λ係曝光波長，ｂ係範圍值１．３５＜ｂ≦１．９之係數）關係式所配置之輔助圖型。
简体摘要：本发明系藉投影曝光设备，防止转印光罩图型时因所使用之光罩之分辨率不良造成制造良品率降低，或防止发生不要之投影像为目的，且在由半透明膜、位相位移所形成之半透明区域中，设计由透明区域所形成之主要图型，光通过各个区域之位相差实质上系１８０之光罩°。在此光罩主要图型周围，透过光之位相差与主要图型相同，且配置透明辅助图型。例如主要图型之中心或预期中心线与辅助图型之中心或预期之中心线之距离Ｄ，系符合Ｄ＝ｂλ／ＮＡｍ（但ＮＡｍ系投影光学系统之光罩数值孔径，λ系曝光波长，ｂ系范围值１．３５＜ｂ≦１．９之系数）关系式所配置之辅助图型。

6. 发明专利

TW399319B 半導體裝置失效
简体标题：半导体设备
公开(公告)号：TW399319B
公开(公告)日：2000-07-21
申请号：TW087102902
申请日：1998-02-27
申请人：日立製作所股份有限公司
发明人：渡部隆夫 , 福田琢也 , 長谷川昇雄
IPC分类号： H01L
CPC分类号： H01L27/10897 , G11C5/063 , G11C7/02 , G11C11/4097 , H01L23/5225 , H01L23/552 , H01L27/10805 , H01L27/10882 , H01L2924/0002 , H01L2924/00
摘要：本發明關於可回避雜訊，配線延遲問題之動態記憶體．邏輯電路混合之半導體裝置。
本發明，集積於同一半導體晶片上之邏輯方塊與動態記憶體之中，將記憶體上部以偏壓於等電位之導電層予以蔽磁，使邏輯方塊與接合焊墊間之配線或邏輯方塊間之配線通過其上部。又，使用設有蔽磁用導電體之金屬配線層，進行邏輯電路部之配線。如此則不必另設特別之蔽磁導電體專用配線層，將設有蔽磁用導電體之金屬配線層之中未配置蔽磁用導電體之領域有效利用作為邏輯電路之配線領域之同時，可於蔽磁之上通過邏輯方塊間配線，故可防止記憶體受雜訊之影響之同時，可抑制晶片面積之增大。
简体摘要：本发明关于可回避噪声，配线延迟问题之动态内存．逻辑电路混合之半导体设备。本发明，集积于同一半导体芯片上之逻辑方块与动态内存之中，将内存上部以偏压于等电位之导电层予以蔽磁，使逻辑方块与接合焊垫间之配线或逻辑方块间之配线通过其上部。又，使用设有蔽磁用导电体之金属配线层，进行逻辑电路部之配线。如此则不必另设特别之蔽磁导电体专用配线层，将设有蔽磁用导电体之金属配线层之中未配置蔽磁用导电体之领域有效利用作为逻辑电路之配线领域之同时，可于蔽磁之上通过逻辑方块间配线，故可防止内存受噪声之影响之同时，可抑制芯片面积之增大。

7. 发明专利

TW201140255A 圖案位置及疊對量測之方法和裝置 METHOD AND APPARATUS FOR PATTERN POSITION AND OVERLAY MEASUREMENT 审中-公开
简体标题：图案位置及叠对量测之方法和设备 METHOD AND APPARATUS FOR PATTERN POSITION AND OVERLAY MEASUREMENT
公开(公告)号：TW201140255A
公开(公告)日：2011-11-16
申请号：TW099145790
申请日：2010-12-24
申请人：日立製作所股份有限公司
发明人：堀田尚二 , 長谷川昇雄
IPC分类号： G03F , H01J
CPC分类号： G03F7/70466 , G03F7/70633 , G06T7/60 , G06T2207/10061 , G06T2207/30148 , H01J2237/2817 , H01L22/12 , H01L2924/0002 , H01L2924/00
摘要：在諸如雙圖案化製程等半導體製造過程中使用已成像的裝置圖案來測量不同層之間的疊對之系統及方法。圖案特徵的影像係藉由掃描電子顯微來予以取得。圖案層的位置係使用關於影像中之圖案層的圖案特徵之位置來予以決定。根據決定的圖案位置而以向量形式來決定有關其他圖案特徵或圖案層之各圖案層的相對位置。根據相對位置與來自設計或模擬的參考値之比較而決定疊對誤差。藉由利用圖案對稱,可高精確和準確地測量疊對。
简体摘要：在诸如双图案化制程等半导体制造过程中使用已成像的设备图案来测量不同层之间的叠对之系统及方法。图案特征的影像系借由扫描电子显微来予以取得。图案层的位置系使用关于影像中之图案层的图案特征之位置来予以决定。根据决定的图案位置而以矢量形式来决定有关其他图案特征或图案层之各图案层的相对位置。根据相对位置与来自设计或仿真的参考値之比较而决定叠对误差。借由利用图案对称,可高精确和准确地测量叠对。

8. 发明专利

TW511170B 半導體積體電路裝置之製造方法有权
简体标题：半导体集成电路设备之制造方法
公开(公告)号：TW511170B
公开(公告)日：2002-11-21
申请号：TW090116489
申请日：2001-07-05
申请人：日立製作所股份有限公司
发明人：今井彰 , 早野勝也 , 長谷川昇雄
IPC分类号： H01L
CPC分类号： G03F7/70283 , G03F1/26 , G03F1/70 , G03F7/203 , G03F7/70466 , H01L21/31144 , H01L27/10814 , H01L27/10855 , H01L27/10888 , H01L28/90
摘要：本發明為求能配置移相器S，將構成半導體積體電路之高密度配置的圖案區分成第一光罩圖案28A及第二光罩圖案28B，將其多重曝光，在半導體基板上複製指定圖案。第二光罩圖案28B具有：主透光圖案26c1、配置於其周圍的數個輔助透光圖案26c2、及配置在主透光圖案26c1上的移相器S。輔助透光圖案26c2配置成其中心至主透光圖案26c1中心的距離概等。藉此，以足夠的容差複製高密度配置的圖案。
简体摘要：本发明为求能配置移相器S，将构成半导体集成电路之高密度配置的图案区分成第一光罩图案28A及第二光罩图案28B，将其多重曝光，在半导体基板上复制指定图案。第二光罩图案28B具有：主透光图案26c1、配置于其周围的数个辅助透光图案26c2、及配置在主透光图案26c1上的移相器S。辅助透光图案26c2配置成其中心至主透光图案26c1中心的距离概等。借此，以足够的容差复制高密度配置的图案。

9. 发明专利

TW454339B 半導體積體電路裝置及其製造方法失效
简体标题：半导体集成电路设备及其制造方法
公开(公告)号：TW454339B
公开(公告)日：2001-09-11
申请号：TW087108442
申请日：1998-05-29
申请人：日立製作所股份有限公司
发明人：吉田誠 , 熊內隆宏 , 只木芳隆 , 淺野勇 , 長谷川昇雄 , 川北惠三
IPC分类号： H01L
CPC分类号： H01L27/10852 , H01L27/10817
摘要：（課題）推進ＤＲＡＭ之存儲單元之微細化為目的。
（解手段）形成該構成ＤＲＡＭ之存儲單元之存儲單元選用ＭＩＳＦＥＴＱｓ之活性領域Ｌ係由沿著半導體基板１之主面之Ｘ方向而一直地延伸之島狀圖案所構成。存儲單元選用ＭＩＳＦＥＴＱｓ之閘電極７（字線ＷＬ）乃沿著半導體基板１之主面之Ｙ方向而以同一之寬度延伸，互相鄰接之閘電極７（字線ＷＬ）與閘電極７之間隔係較上述寬度狹。又形成於存儲單元選用ＭＩＳＦＥＴＱｓ之上部之位線ＢＬ係沿著半導體基板１之主面之Ｘ方向而以同一之寬度延在，互相鄰接之位線ＢＬ與位線ＢＬ之間隔乃較上述寬度為寬。（選擇圖圖３）
简体摘要：（课题）推进ＤＲＡＭ之存储单元之微细化为目的。（解手段）形成该构成ＤＲＡＭ之存储单元之存储单元选用ＭＩＳＦＥＴＱｓ之活性领域Ｌ系由沿着半导体基板１之主面之Ｘ方向而一直地延伸之岛状图案所构成。存储单元选用ＭＩＳＦＥＴＱｓ之闸电极７（字线ＷＬ）乃沿着半导体基板１之主面之Ｙ方向而以同一之宽度延伸，互相邻接之闸电极７（字线ＷＬ）与闸电极７之间隔系较上述宽度狭。又形成于存储单元选用ＭＩＳＦＥＴＱｓ之上部之位线ＢＬ系沿着半导体基板１之主面之Ｘ方向而以同一之宽度延在，互相邻接之位线ＢＬ与位线ＢＬ之间隔乃较上述宽度为宽。（选择图图３）

10. 发明专利

TWI461861B 測量複數個半導體裝置層的相對位置之方法及系統有权
简体标题：测量复数个半导体设备层的相对位置之方法及系统
公开(公告)号：TWI461861B
公开(公告)日：2014-11-21
申请号：TW099145790
申请日：2010-12-24
申请人：日立製作所股份有限公司 , HITACHI, LTD.
发明人：堀田尚二 , HOTTA, SHOJI , 長谷川昇雄 , HASEGAWA, NORIO
IPC分类号： G03F9/00 , H01J37/22
CPC分类号： G03F7/70466 , G03F7/70633 , G06T7/60 , G06T2207/10061 , G06T2207/30148 , H01J2237/2817 , H01L22/12 , H01L2924/0002 , H01L2924/00

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式