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    • 3. 发明专利
    • 半導體裝置的製法
    • 半导体设备的制法
    • TW544984B
    • 2003-08-01
    • TW091112060
    • 2002-06-05
    • 三菱電機股份有限公司
    • 谷村純二田代賀久阿部真司笠井信之西口晴美大倉裕二八木哲哉
    • H01LH01S
    • 本發明提供一種半導體裝置的製法,係包含有:在半導體基板1上設置第1半導體層2的步驟;在該第1半導體層2上設置量子井層180的步驟;在該量子井層180上設置合計膜厚小於500nm的第2半導體層6的步驟;在該第2半導體層6上設置SiO膜7的步驟;以使至少由前述第2半導體層6到前述量子井層180為止的區域中的Si峰值濃度值小於l×1019cm-3的方式,進行由前述SiO膜7上注入Si離子的步驟;以及在進行離子注入步驟之後,進行熱退火,而將位於膜厚方向的量子井層180的部分或是全部無序化的步驟。即使在其有任意的層構造,且上覆蓋層的厚度小於500nm的半導體裝置中,也能夠控制結晶缺陷的產生,並實現量子井層的無序化。
    • 本发明提供一种半导体设备的制法,系包含有:在半导体基板1上设置第1半导体层2的步骤;在该第1半导体层2上设置量子井层180的步骤;在该量子井层180上设置合计膜厚小于500nm的第2半导体层6的步骤;在该第2半导体层6上设置SiO膜7的步骤;以使至少由前述第2半导体层6到前述量子井层180为止的区域中的Si峰值浓度值小于l×1019cm-3的方式,进行由前述SiO膜7上注入Si离子的步骤;以及在进行离子注入步骤之后,进行热退火,而将位于膜厚方向的量子井层180的部分或是全部无序化的步骤。即使在其有任意的层构造,且上覆盖层的厚度小于500nm的半导体设备中,也能够控制结晶缺陷的产生,并实现量子井层的无序化。