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1. 发明授权

KR102296696B1 반도체 장치 有权
公开(公告)号：KR102296696B1
公开(公告)日：2021-09-02
申请号：KR1020207023896
申请日：2013-01-16
IPC分类号： G09G5/00 , G06F1/32 , H01L33/26 , H01L21/822 , H01L21/8239 , H01L27/04 , H01L27/115 , H01L27/108 , H01L27/105
摘要： 회로들에대한전원전압의공급을개별적으로제어하기위해, 반도체장치는, CPU, CPU의산술연산에이용되는데이터를판독및 기입하는메모리, CPU의산술연산에의해생성되는데이터신호를변환하여출력신호를생성하는신호처리회로, CPU에대한전원전압의공급을제어하는제1 전원공급제어스위치, 메모리에대한전원전압의공급을제어하는제2 전원공급제어스위치, 신호처리회로에대한전원전압의공급을제어하는제3 전원공급제어스위치, 및입력신호, 및 CPU와신호처리회로로부터입력되는명령신호들에따라제1 내지제3 전원공급제어스위치를개별적으로제어하는기능을적어도갖는콘트롤러를포함한다.

2. 发明公开

KR1020150061678A 수직형 반도체 장치 및 그 제조 방법 审中-实审
标题翻译：垂直型半导体器件及其制造方法
公开(公告)号：KR1020150061678A
公开(公告)日：2015-06-05
申请号：KR1020130145242
申请日：2013-11-27
申请人： 에스케이하이닉스 주식회사
发明人： 오동연 , 최강식
IPC分类号： H01L21/336 , H01L21/8239
CPC分类号： H01L29/7827 , H01L27/2454 , H01L27/2463 , H01L29/401 , H01L29/4236 , H01L29/42372 , H01L29/66666 , H01L29/7828
摘要： 본기술의일 실시예에의한수직형반도체장치는반도체기판상에형성되며수직채널을둘러싸는게이트도전층을포함하는적어도하나의반도체소자를포함하는제 1 영역및 반도체기판표면으로부터내부로지정된크기로형성되는비활성영역과, 비활성영역으로부터반도체기판상부로수직연장되는적어도하나의제 1 필라를포함하며, 적어도하나의제 1 필라중 어느하나는게이트도전층의높이보다낮은높이를갖는게이트콘택용필라이며, 게이트콘택용필라상에제 1 영역으로부터연장되는게이트도전층과전기적으로접속되도록형성되는게이트콘택을포함하는제 2 영역을포함할수 있다.
摘要翻译：根据本技术的一个实施例的垂直型半导体器件包括：第一区域，其包括形成在半导体衬底上并包括围绕垂直沟道的栅极导电层的至少一个半导体器件; 以及第二区域，其包括从半导体衬底的表面到内部形成预定尺寸的无效区域，从半导体衬底的非活性区域向上侧延伸的至少一个第一柱，以及栅极接触电连接到从栅极接触柱上的第一区域延伸的栅极导电层，其中至少一个第一柱是具有低于栅极导电层的高度的栅极接触柱。

3. 发明公开

KR1020130122399A 매립 채널 어레이를 갖는 반도체 소자 审中-实审
标题翻译：具有BURIED通道阵列的半导体器件
公开(公告)号：KR1020130122399A
公开(公告)日：2013-11-07
申请号：KR1020120045696
申请日：2012-04-30
申请人： 삼성전자주식회사
发明人： 최재복 , 황유상 , 김아영 , 이예로 , 진교영 , 홍형선
IPC分类号： H01L21/336 , H01L29/78 , H01L21/8239 , H01L27/105
CPC分类号： H01L29/42312 , H01L27/0207 , H01L27/10814 , H01L27/10823 , H01L27/10855 , H01L27/10876 , H01L27/10885 , H01L27/10888 , H01L29/4236 , H01L29/66621 , H01L21/76224
摘要： Described is a semiconductor device which includes a first field region which is formed on a substrate and includes a first field trench and a first field insulation material which fills the first field trench, a second field region which crosses the first field region and is extended in parallel, and a gate structure. The second field region includes a second field trench and a second field insulation material which fills the second field trench. The gate structure includes a gate trench, a gate capping layer which fills the gate trench, and an insulation layer which is formed on the first field region. The upper surfaces of the second field insulation material, the gate capping layer, and the insulation layer are located on the same level.
摘要翻译：描述了一种半导体器件，其包括第一场区，其形成在衬底上并且包括第一场沟槽和填充第一场沟的第一场绝缘材料，与第一场区交叉并延伸的第二场区平行和门结构。第二场区域包括填充第二场沟槽的第二场沟槽和第二场绝缘材料。栅极结构包括栅极沟槽，填充栅极沟槽的栅极覆盖层和形成在第一场区上的绝缘层。第二场绝缘材料，栅极覆盖层和绝缘层的上表面位于同一水平面上。

4. 发明公开

KR1020130114983A ＤＣ 구조체 갖는 반도체 소자 审中-实审
标题翻译：具有直流结构的半导体器件
公开(公告)号：KR1020130114983A
公开(公告)日：2013-10-21
申请号：KR1020120037481
申请日：2012-04-10
申请人： 삼성전자주식회사
发明人： 장현우 , 이원철 , 정진원
IPC分类号： H01L27/10 , H01L21/8239 , H01L21/28
CPC分类号： H01L23/5384 , H01L21/76831 , H01L21/76877 , H01L21/76897 , H01L27/088 , H01L27/10876 , H01L27/10879 , H01L2924/0002 , H01L2924/00
摘要： PURPOSE: A semiconductor device with a DC structure is provided to reduce contact resistance by including a top DC plug with a top part which is wider than a bottom part. CONSTITUTION: An interlayer dielectric layer is formed on a substrate. The substrate is exposed through a DC hole (160H). An insulating DC spacer is formed on the inner wall of the DC hole. A conductive DC plug is formed on the insulating DC spacer and includes a bottom DC plug (172) and a top DC plug (174). The top DC plug has a relatively wide horizontal width.
摘要翻译：目的：提供具有直流结构的半导体器件，通过包括具有比底部部分更宽的顶部的顶部DC插头来降低接触电阻。构成：在基板上形成层间绝缘层。衬底通过DC孔（160H）暴露。在DC孔的内壁上形成绝缘的DC间隔物。导电直流插头形成在绝缘DC间隔件上，并包括底部直流插头（172）和顶部直流插头（174）。顶部直流插头的水平宽度相对较宽。

5. 发明公开

KR1020130110732A 반도체 장치 및 이의 제조 방법 审中-实审
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020130110732A
公开(公告)日：2013-10-10
申请号：KR1020120032925
申请日：2012-03-30
申请人： 삼성전자주식회사
发明人： 정진원 , 이원철
IPC分类号： H01L27/10 , H01L21/8239 , H01L21/28
CPC分类号： H01L27/1052 , H01L27/10808 , H01L27/10852 , H01L27/10855 , H01L27/10876 , H01L27/10885 , H01L27/10894
摘要： PURPOSE: A semiconductor device and a manufacturing method thereof solve a bridge problem due to mask misalignment by separating adjacent storage node pads from each other by a separation film pattern. CONSTITUTION: A substrate (1) including a cell array region (CAR) and a peripheral circuit region (PCR) is prepared. An element isolation film (3) has a top surface lower than the top surface of the substrate. Multiple word lines (WL) extended in a second direction while crossing an active region and the element isolation film are arranged in the substrate. A gate insulating film (7) is interposed between the word lines and the substrate. A separation film pattern (21a) is disposed between adjacent storage node pads (25a). The storage node pads are separated by the separation film pattern.
摘要翻译：目的：一种半导体器件及其制造方法，其通过分离膜图案将相邻的存储节点焊盘分开来解决由于掩模未对准而引起的桥接问题。构成：制备包括电池阵列区（CAR）和外围电路区（PCR）的衬底（1）。元件隔离膜（3）具有比基板的顶表面低的顶表面。多个字线（WL）在穿过有源区域的同时沿第二方向延伸，并且元件隔离膜布置在基板中。栅极绝缘膜（7）插入在字线和基板之间。分隔膜图案（21a）设置在相邻的存储节点焊盘（25a）之间。存储节点垫由分离膜图案分离。

6. 发明公开

KR1020130061997A 고밀도 반도체 메모리 장치 审中-实审
标题翻译：高密度半导体存储器件
公开(公告)号：KR1020130061997A
公开(公告)日：2013-06-12
申请号：KR1020110128366
申请日：2011-12-02
申请人： 삼성전자주식회사
发明人： 이재규 , 강영민 , 이현주
IPC分类号： G11C8/10 , G11C8/08 , H01L27/105 , H01L21/8239
CPC分类号： G11C8/10 , G11C8/08 , G11C11/16 , G11C11/1653 , G11C11/1659
摘要： PURPOSE: A high density semiconductor memory device is provided to reduce an occupied size of a selected element by including switching elements with a unit size of 4F2 without decreasing the occupied size of an activation area and a gate area. CONSTITUTION: A cell array area includes a lower structure, an upper structure, word lines(WL), and an alternative structure. The alternative structure is arranged between the lower structures and the upper structures. A decoding circuit controls voltages applied to the word lines. The decoding circuit applies a first voltage(V1) to a pair of adjacent word lines and applies a second voltage(V2) to the other word lines corresponding to inputted one word line address information.
摘要翻译：目的：提供一种高密度半导体存储器件，通过包括单位尺寸为4F2的开关元件来减少所选元件的占用尺寸，而不会减小激活区域和栅极区域的占用尺寸。构成：单元阵列区域包括下部结构，上部结构，字线（WL）和替代结构。替代结构布置在下部结构和上部结构之间。解码电路控制施加到字线的电压。解码电路对一对相邻字线施加第一电压（V1），并对与输入的一个字线地址信息对应的其他字线施加第二电压（V2）。

7. 发明公开

KR1020130046812A 반도체 소자 및 그 반도체 소자의 패턴 형성방법 审中-实审
标题翻译：用于形成半导体器件的图案的半导体器件和方法
公开(公告)号：KR1020130046812A
公开(公告)日：2013-05-08
申请号：KR1020110111411
申请日：2011-10-28
申请人： 삼성전자주식회사
发明人： 민재호 , 김기정 , 신경섭 , 김동현
IPC分类号： H01L27/10 , H01L21/8239 , H01L21/027
CPC分类号： H01L27/11517 , H01L21/0337 , H01L21/0338 , H01L21/32139 , H01L27/0203 , H01L27/11519 , H01L27/11524 , H01L27/11548 , H01L27/11565 , H01L27/1157 , H01L27/11575 , H01L27/3276
摘要： PURPOSE: A semiconductor device and a method for forming a pattern of the semiconductor device are provided to form a high precise pattern with a hyperfine width and a hyperfine interval by forming a pad on an extending unit with a wide space. CONSTITUTION: A second conductive line part(120) includes a plurality of second conductive lines and extending units(125A,125B). An interval of the extending unit is wider than an interval between first conductive lines. A pad part(130) is formed on the extending unit. The extending unit includes a plurality of pads. The pads are electrically connected to the second conductive lines.
摘要翻译：目的：提供半导体器件和形成半导体器件的图案的方法，以通过在具有宽的空间的延伸单元上形成焊盘来形成具有超精细宽度和超精细间隔的高精度图案。构成：第二导线部分（120）包括多个第二导线和延伸单元（125A，125B）。延伸单元的间隔比第一导线之间的间隔宽。在延伸单元上形成垫部件（130）。延伸单元包括多个垫。焊盘电连接到第二导线。

8. 发明公开

KR1020130036013A 메모리 어레이 有权
标题翻译：内存阵列
公开(公告)号：KR1020130036013A
公开(公告)日：2013-04-09
申请号：KR1020127031988
申请日：2011-05-06
申请人： 마이크론 테크놀로지, 인크
发明人： 리우,젱타오
IPC分类号： G11C7/18 , G11C8/14 , G11C5/02 , H01L21/8239
CPC分类号： G01R33/58 , G01R33/1284 , G01R33/24 , G11C5/025 , G11C5/063 , G11C7/1087 , G11C7/1093 , G11C8/14 , G11C13/0004 , G11C13/0026 , G11C13/003 , G11C2213/18 , G11C2213/71 , G11C2213/72 , G11C2213/77 , H01L27/2409 , H01L27/2427 , H01L27/2481 , H01L45/06 , H01L45/1226 , H01L45/1233 , H01L45/14 , H01L45/144
摘要： 일부 실시예는 메모리 어레이를 포함한다. 상기 메모리 어레이는 제1수평 방향을 따라 연장되는 글로벌 비트라인, 상기 글로벌 비트라인으로부터 수직으로 연장되는 수직 국부 비트라인, 및 상기 제1수평 방향에 수직인 제2수평 방향을 따라 연장되는 워드라인을 구비할 수 있다. 상기 글로벌 비트라인은 제1상승 레벨에 있는 제1시리즈와, 상기 제1상승 레벨과는 다른 제2상승 레벨에 있는 제2시리즈로 분할될 수 있다. 상기 제1시리즈의 글로벌 비트라인은 상기 제2시리즈의 글로벌 비트라인과 교번할 수 있다. 워드라인과 수직 국부 비트라인 바로 사이에 메모리 셀 물질이 있을 수 있다. 메모리 셀 물질은 워드라인/글로벌 비트라인의 조합에 의해 고유하게 어드레스되는 복수의 메모리 셀을 형성할 수 있다. 일부 실시예는 약 2F
2 의 영역을 가지는 크로스 포인트 메모리 셀 유닛을 포함한다.

9. 发明公开

KR1020130015145A 반도체 소자의 미세 패턴 형성 방법 无效
标题翻译：形成半导体器件精细图案的方法
公开(公告)号：KR1020130015145A
公开(公告)日：2013-02-13
申请号：KR1020110076992
申请日：2011-08-02
申请人： 삼성전자주식회사
发明人： 정병홍 , 유차영 , 김동현
IPC分类号： H01L21/027 , H01L21/8239
CPC分类号： H01L21/32139 , H01L21/0217 , H01L21/0228 , H01L21/0337 , H01L21/0338 , H01L21/3086 , H01L21/3088 , H01L21/31116 , H01L27/0207 , H01L27/10888 , H01L27/10891 , H01L27/11568 , H01L21/8239 , H01L21/0274
摘要： PURPOSE: A method for forming a fine pattern of a semiconductor device is provided to simplify a manufacturing process by removing a mask layer with poly silicon to reduce the number of mask layers. CONSTITUTION: An etched layer(210) and a hard mask layer(220) are formed on a substrate(200). A carbon containing film is formed on the hard mask layer. A carbon containing film pattern(230a) is formed by etching the carbon containing film. A spacer mask layer(260) including silicon nitride is formed on the carbon containing film pattern. A spacer is formed to cover the sidewalls of the carbon containing film pattern. A hard mask pattern is formed by etching the hard mask layer using the spacer as an etch mask.
摘要翻译：目的：提供一种用于形成半导体器件的精细图案的方法，以通过用多晶硅去除掩模层来简化制造工艺，以减少掩模层的数量。构成：在衬底（200）上形成蚀刻层（210）和硬掩模层（220）。在硬掩模层上形成含碳膜。通过蚀刻含碳膜形成含碳膜图案（230a）。在含碳膜图案上形成包括氮化硅的间隔物掩模层（260）。形成间隔物以覆盖含碳膜图案的侧壁。通过使用间隔物作为蚀刻掩模蚀刻硬掩模层来形成硬掩模图案。

10. 发明公开

KR1020120094394A 자기저항소자 제조 방법 无效
标题翻译：用于制造磁性隧道结的方法
公开(公告)号：KR1020120094394A
公开(公告)日：2012-08-24
申请号：KR1020110013885
申请日：2011-02-16
申请人： 에스케이하이닉스 주식회사
发明人： 조상훈 , 이민석
IPC分类号： H01L43/08 , H01L21/8239 , H01L27/22
CPC分类号： H01L43/12 , H01L43/08 , H01L43/10
摘要： PURPOSE: A method for manufacturing a magneto-resistance device is provided to prevent a second magnetic layer from being damaged due to cleaning solutions by forming a capping layer on the second magnetic layer of the magneto-resistance device. CONSTITUTION: A magneto-resistance device layer and a platinum based metal layer(105) are formed on a substrate. A capping layer(106A,106B) is formed on the platinum based metal layer. A hard mask layer and an etching barrier film pattern are formed on the capping layer. A hard mask film pattern is formed by etching a hard mask film using the etching barrier film pattern. A magneto-resistance device is formed by etching the capping layer, the platinum metal layer, and the magneto-resistance device layer using the hard mask film pattern as an etching barrier.
摘要翻译：目的：提供一种用于制造磁阻装置的方法，以通过在磁阻装置的第二磁性层上形成覆盖层来防止第二磁性层由于清洗液而损坏。构成：在基板上形成磁阻元件层和铂金属层（105）。在铂基金属层上形成覆盖层（106A，106B）。在覆盖层上形成硬掩模层和蚀刻阻挡膜图案。通过使用蚀刻阻挡膜图案蚀刻硬掩模膜来形成硬掩模膜图案。通过使用硬掩模膜图案作为蚀刻阻挡层来蚀刻覆盖层，铂金属层和磁阻器件层来形成磁阻元件。

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