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1. 发明授权

KR100520222B1 반도체 소자에서의 듀얼 게이트 산화막 구조 및 그에 따른형성방법 失效
标题翻译：因此，用于半导体器件的双栅极氧化物结构和方法
公开(公告)号：KR100520222B1
公开(公告)日：2005-10-11
申请号：KR1020030040714
申请日：2003-06-23
申请人： 삼성전자주식회사
发明人： 전종식 , 조현호 , 정병홍
IPC分类号： H01L21/336
CPC分类号： H01L21/823481 , H01L21/76229 , H01L21/823462
摘要： 반도체 소자에서의 듀얼 게이트 산화막 형성방법이 개시된다. 본 발명에서는 서로 다른 전압에서 동작되는 제1 및 제2 활성영역들을 반도체 기판에 가지며, 상기 제1 및 제2 활성영역들은 STI 구조의 소자분리막을 갖는 반도체 소자의 듀얼 게이트 절연막 제조방법에 있어서, 상기 제1 및 제2 활성영역들에 각기 대응되는 게이트 절연막을 형성하기 이전에, 상기 소자분리막의 최상부 높이가 상기 제1 활성영역 및 제2 활성영역의 상부 표면보다 더 낮게 상기 소자분리막을 형성하는 단계를 포함함을 특징으로 한다. 본 발명에 의하면, 소자분리막의 최상부 높이가 활성영역의 상부 표면보다 아래에 위치하게 형성됨으로써 트렌치 측벽 일부까지도 활성영역으로 활용하여 활성영역의 셀 전류를 증가시킬 수 있고, 활성영역과 필드영역의 단차에 기인하는 스트링거를 방지할 수 있으며, 활성영역과 필드영역의 경계면에서 덴트 현상이 발생하는 것도 방지할 수 있다.

2. 发明公开

KR1020050056661A 불휘발성 메모리 장치의 제조 방법 无效
公开(公告)号：KR1020050056661A
公开(公告)日：2005-06-16
申请号：KR1020030089702
申请日：2003-12-10
申请人： 삼성전자주식회사
发明人： 정병홍
IPC分类号： H01L27/115
摘要： 불휘발성 메모리 장치의 제조 방법이 개시되어 있다. 기판 상에 플로팅 게이트 구조물을 형성한다. 상기 플로팅 게이트 구조물 표면을 산화시킨다. 상기 플로팅 구조물 사이에 제1 층간 절연막을 형성한다. 상기 플로팅 게이트 구조물 상에 ONO 패턴, 컨트롤 게이트 패턴 및 하드 마스크 패턴을 형성한다. 상기 ONO 패턴, 컨트롤 게이트 패턴 및 하드 마스크 패턴을 매립하는 제2 층간 절연막을 형성한다. 상기 제2 층간 절연막을 평탄화한다. 상기 제1 및 제2 층간 절연막의 소정 부위를 관통하여 기판과 접속하는 공통 소오스 라인을 형성한다. 상기 공통 소오스 라인 상에 제3 층간 절연막을 형성한다. 이어서, 상기 제1 내지 제3 층간 절연막의 소정 부위를 관통하여 기판과 접속하는 금속 배선을 형성한다. 상기 방법에 의하면, 공정시에 발생하는 불량을 최소화할 수 있다.

3. 发明公开

KR1020050014312A 반도체소자의 배선방법 无效
标题翻译：用于互连半导体器件以保证稳定的接触孔剖面和在蚀刻过程中最小化中间层介电损耗的方法
公开(公告)号：KR1020050014312A
公开(公告)日：2005-02-07
申请号：KR1020030052887
申请日：2003-07-30
申请人： 삼성전자주식회사
发明人： 김형진 , 이정훈 , 정병홍
IPC分类号： H01L21/28
摘要： PURPOSE: A method for interconnecting a semiconductor device is provided to guarantee a stable contact hole profile and minimize a loss of an interlayer dielectric in an etch process by reducing a process using exposure light of a short wavelength. CONSTITUTION: An interlayer dielectric and a hard mask layer(406) are sequentially formed on a semiconductor substrate. The hard mask layer is patterned to form a plurality of parallel hard mask patterns. A convex photoresist pattern is formed on the semiconductor substrate having the hard mask patterns, having an opening of a line type crossing the hard mask patterns. The interlayer dielectric is partially etched to form preliminary interconnection contact holes between the hard mask patterns by using the convex photoresist pattern and the hard mask patterns as an etch mask. The convex photoresist pattern is eliminated. The interlayer dielectric is etched to form interconnection contact holes exposing the substrate to the lower part of the preliminary contact holes by using the hard mask patterns as an etch mask while interconnection grooves shallower than the interconnection contact holes between the hard mask patterns. A conductive layer pattern is formed to fill the interconnection contact holes and the interconnection grooves.
摘要翻译：目的：提供一种用于互连半导体器件的方法，以通过减少使用短波长的曝光光的工艺来保证稳定的接触孔分布并最小化蚀刻工艺中的层间电介质的损耗。构成：在半导体衬底上依次形成层间电介质和硬掩模层（406）。图案化硬掩模层以形成多个平行的硬掩模图案。在具有硬掩模图案的半导体衬底上形成凸起的光致抗蚀剂图案，具有与硬掩模图案相交的线型开口。通过使用凸形光致抗蚀剂图案和硬掩模图案作为蚀刻掩模，部分蚀刻层间电介质以形成硬掩模图案之间的初步互连接触孔。消除凸起的光致抗蚀剂图案。蚀刻层间电介质以形成通过使用硬掩模图案作为蚀刻掩模将基板暴露于预接触孔的下部的互连接触孔，同时互连凹槽比硬掩模图案之间的互连接触孔更浅。形成导电层图案以填充互连接触孔和互连槽。

4. 发明公开

KR1020020084473A 불휘발성 메모리 장치 및 그 제조방법 无效
标题翻译：非易失性存储器件及其制造方法
公开(公告)号：KR1020020084473A
公开(公告)日：2002-11-09
申请号：KR1020010023764
申请日：2001-05-02
申请人： 삼성전자주식회사
发明人： 정병홍 , 신상욱
IPC分类号： H01L27/115 , H01L21/8247 , H01L29/788
摘要： PURPOSE: A non-volatile memory device and a method for fabricating the same are provided to reduce a contact resistance and increase an alignment margin by forming a non-volatile memory having a low step portion. CONSTITUTION: A plurality of active regions for forming a channel and a source/drain of a memory cell transistor is separated by each field region. The active regions are extended to a Y-axis by each field region. Word lines of n number are extended to an X-axis on the active regions. A memory cell transistor is formed with a floating gate(106) and a control gate(110). A plurality of high density source/drain regions is formed on surfaces of exposed active regions between the separated word lines. A string selection line(SSL) and a ground selection line(GSL) are formed on each outside of the first word line and the n-th word line, respectively. The source/drain is shared by the cell transistors of n number. The memory cell transistors and gates of selective transistors include a floating gate(104), an ONO dielectric layer(106), a control gate(110), a hard mask layer(112), respectively. A bit line contact hole(124) is formed between the string selection lines(SSL). One bit line contact hole(124) is shared by two strings. Bit lines of k number are formed by inserting the first interlayer dielectrics(114,116) and the second interlayer dielectric(122) into the word lines. A common source line(CSL)(120) is formed between the ground selection lines(GSL). A metal contact hole is formed on the common source line(CSL)(120). The common source line(CSL)(120) is formed by burying a contact hole(118) penetrating the first interlayer dielectrics(114,116). A bit line contact hole(124) is not formed on the bit line of the metal contact hole. The hard mask layer(112) is formed by using SiON.
摘要翻译：目的：提供一种非易失性存储器件及其制造方法，以通过形成具有低台阶部分的非易失性存储器来减小接触电阻并增加对准裕度。构成：用于形成存储单元晶体管的沟道和源极/漏极的多个有源区域被每个场区域分离。有源区域由每个场区域延伸到Y轴。 n个数字的行被扩展到活动区域上的X轴。存储单元晶体管形成有浮置栅极（106）和控制栅极（110）。在分离的字线之间的暴露的有源区域的表面上形成多个高密度源极/漏极区域。在第一字线和第n字线的每个外侧分别形成字符串选择线（SSL）和接地选择线（GSL）。源极/漏极由n个数量的单元晶体管共享。选择晶体管的存储单元晶体管和栅极分别包括浮置栅极（104），ONO介电层（106），控制栅极（110），硬掩模层（112）。在串选择线（SSL）之间形成位线接触孔（124）。一个位线接触孔（124）由两个串共享。通过将第一层间电介质（114,116）和第二层间电介质（122）插入字线来形成k数的位线。公共源线（CSL）（120）形成在地选择线（GSL）之间。在公共源极线（CSL）（120）上形成金属接触孔。公共源极线（CSL）（120）通过埋入穿过第一层间电介质（114,116）的接触孔（118）而形成。在金属接触孔的位线上没有形成位线接触孔（124）。硬掩模层（112）通过使用SiON形成。

5. 发明授权

KR100327329B1 저압하의실리콘산화막및산질화막형성방법 失效
标题翻译：在低压下形成氧化硅膜和氧氮化物膜的方法
公开(公告)号：KR100327329B1
公开(公告)日：2002-07-04
申请号：KR1019980054522
申请日：1998-12-11
申请人： 삼성전자주식회사
发明人： 정병홍 , 이정수 , 이동근 , 정우인
IPC分类号： H01L21/31
摘要： 본 발명은 실리콘 산화막 및 산질화막을 형성하는 방법에 관한 것으로, 본 발명에 따른 실리콘 산화막 형성방법은, 실리콘 기판을 로 안으로 인입하고, 로 내부의 압력을 760 torr 이하로 유지하면서, O
2 및 H
2 가스를 반응시켜 생성된 H
2 O 가스를 주입하여 실리콘 기판을 습식 산화하는 것을 특징으로 한다. 습식산화막을 로안으로 인입하고, 로 내부의 압력을 760 torr 이하로 유지하면서, NO 또는 N
2 O가스를 주입하여 산질화막을 형성하는 것을 특징으로 한다.
본 발명에 따르면, 저압하에서 산화 및 산질화과정을 수행함으로써 성장되는 산화막 및 산질화막의 두께 조절이 용이하면서도 균일하며, 신뢰성있는 산화막, 산질화막 및 이들의 복합막을 얻을 수 있다.

6. 发明授权

KR100339890B1 자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법 有权
公开(公告)号：KR100339890B1
公开(公告)日：2002-06-10
申请号：KR1020000044805
申请日：2000-08-02
申请人： 삼성전자주식회사
发明人： 정병홍
IPC分类号： H01L27/115
摘要： 자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한 불휘발성 메모리 장치의 제조방법이 개시되어 있다. 반도체 기판 상에 산화막, 제1 도전층 및 질화막을 차례로 형성한다. 하나의 마스크를 사용하여 질화막, 제1 도전층 및 산화막을 식각하여 산화막 패턴, 제1 도전층 패턴 및 질화막 패턴을 형성하고, 계속해서 제1 도전층 패턴에 인접한 기판의 상부를 식각하여 트렌치를 형성한다. 트렌치의 내면 상에 화학 기상 증착(CVD) 방법으로 산화막을 증착하여 트렌치 내벽산화막을 형성하여 제1 도전층 패턴의 측벽의 포지티브 프로파일 형성을 방지한다. 트렌치 내벽산화막을 N
2 O 또는 NO 분위기에서 어닐링하여 기판과 트렌치 내벽산화막 간의 경계에 옥시나이트라이드층을 형성한다. 트렌치를 매립하는 필드 산화막을 형성한다. 트렌치 내벽산화막을 화학 기상 증착 방법으로 형성하여 제1 도전층 패턴의 측벽이 포지티브 기울기를 갖는 것을 방지할 수 있으므로, 후속하는 게이트 식각 공정시 도전성 잔류물이 형성되지 않는다.

7. 发明授权

KR100318683B1 산화막/질화막/산화막 유전층의 형성방법 有权
标题翻译： //形成氧化物/氮化物/氧化物介电层的方法
公开(公告)号：KR100318683B1
公开(公告)日：2001-12-28
申请号：KR1019990021943
申请日：1999-06-12
申请人： 삼성전자주식회사
发明人： 정병홍
IPC分类号： H01L21/31
CPC分类号： H01L27/115 , H01L27/11521 , H01L29/511
摘要： 산화막/질화막/산화막(ONO) 유전층의형성방법이개시되어있다. 반도체기판의상부에 700∼780℃의온도및 10∼100 Pa의압력에서저압화학기상증착방법으로제1 산화막층을증착한다. NO 또는 NO 분위기하에서기판을제1 어닐링하여제1 산화막층내에 5% 이하의질소를함유하는표면층을형성한다. 제1 산화막층의상부에질화막층을증착한다. 질화막층의상부에 700∼780℃의온도및 10∼100 Pa의압력에서저압화학기상증착방법으로제2 산화막층을증착한다. NO 또는 NO 분위기하에서기판을제2 어닐링하여제2 산화막층내에 5% 이하의질소를함유하는표면층을형성한다. 누설전류의증가없이 ONO 유전층을얇게형성할수 있으므로커플링계수를높이고전하유지특성을향상시킬수 있다.

8. 发明公开

KR1019980006331A 반도체 소자의 커패시터 형성 방법 无效
公开(公告)号：KR1019980006331A
公开(公告)日：1998-03-30
申请号：KR1019960023978
申请日：1996-06-26
申请人： 삼성전자주식회사
发明人： 정병홍 , 김희석
IPC分类号： H01L27/108

9. 发明公开

KR1019980005414A 반도체 공정의 가스 정글 박스용 테프론 체크 밸브 无效
标题翻译：特氟龙止回阀用于半导体工艺的气体丛林箱
公开(公告)号：KR1019980005414A
公开(公告)日：1998-03-30
申请号：KR1019960023963
申请日：1996-06-26
申请人： 삼성전자주식회사
发明人： 이천무 , 정병홍
IPC分类号： H01L21/22

10. 发明授权

KR1019960000362B1 반도체 장치의 제조 방법 및 그 방법에 의해 제조된 반도체 장치 失效
标题翻译：半导体器件制造方法和由该方法制造的半导体器件
公开(公告)号：KR1019960000362B1
公开(公告)日：1996-01-05
申请号：KR1019910024485
申请日：1991-12-26
申请人： 삼성전자주식회사
发明人： 정병홍 , 송주호 , 장태규 , 장현근
IPC分类号： H01L21/28
摘要： forming a MOSFET insulator on a semiconductor substrate; forming a resist pattern by passivating the resist on a silicon layer after forming the silicon layer on the MOSFET insulator layer; oxidating the front side of the semiconductor by eliminating the resist.
摘要翻译：在半导体衬底上形成MOSFET绝缘体; 通过在MOSFET绝缘体层上形成硅层之后，通过在硅层上钝化抗蚀剂来形成抗蚀剂图案; 通过消除抗蚀剂来氧化半导体的正面。

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