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1. 发明公开

KR20180028595A 수직 채널 트랜지스터를 포함하는 반도체 소자 审中-公开
标题翻译：包括垂直沟道晶体管的半导体器件
公开(公告)号：KR20180028595A
公开(公告)日：2018-03-19
申请号：KR20160115817
申请日：2016-09-08
IPC分类号： H01L27/108
CPC分类号： H01L29/7827 , H01L27/10876 , H01L27/10885 , H01L27/10891
摘要： 본발명은반도체소자에관한것으로, 기판상으로돌출되는활성필라, 상기활성필라는채널바디및 상기채널바디아래의하부불순물영역을각각포함하는한 쌍의수직부들및 상기한 쌍의수직부들사이의바디연결부를포함하고, 상기채널바디들과각각결합하는워드라인들및 상기하부불순물영역들과각각접하는매립비트라인들을포함하되, 상기채널바디들은상기바디연결부를통해상기기판과연결되는반도체소자를제공한다.
摘要翻译：本发明提供一种半导体装置，其包括：在基板上突出的有源柱，所述有源柱包括一对垂直部和所述一对垂直部之间的主体布线，所述一对垂直部具有沟道主体和下部杂质区域位于沟道体下方的字线，耦合到各个沟道体的字线，以及与相应的下杂质区接触的掩埋位线，其中沟道体通过体内互连连接到衬底。

2. 发明公开

KR20180005466A 집적회로 소자의 제조 방법 审中-公开
标题翻译：制造集成电路器件的方法
公开(公告)号：KR20180005466A
公开(公告)日：2018-01-16
申请号：KR20160085599
申请日：2016-07-06
IPC分类号： H01L27/06 , H01L21/768 , H01L29/66
CPC分类号： H01L27/10891 , H01L21/30604 , H01L21/31051 , H01L21/31111 , H01L21/32133 , H01L21/32139 , H01L21/76895 , H01L21/76897 , H01L27/10814 , H01L27/10823 , H01L27/10885 , H01L27/10888
摘要： 기판상에상호평행한복수의적층구조를형성하고, 복수의적층구조각각의사이에서평행하게연장되는복수의라인패턴을포함하는매립도전층을형성하고, 상기매립도전층중 일부를제거하여매립도전층에포함된복수의라인패턴각각을복수의콘택플러그로분리시키는동시에상기복수의적층구조의연장방향을따라복수의콘택플러그각각의사이에하나씩배치되는복수의절연펜스공간을형성하고, 복수의절연펜스공간을채우면서상호평행하게연장되는복수의라인패턴으로이루어지는복수의절연펜스를형성한다.
摘要翻译：一种制造集成电路器件的方法包括：形成多层堆叠结构，所述多层堆叠结构在衬底上彼此平行延伸并彼此分开，随后形成埋入式导电层，所述埋入式导电层包括多个导电线路图案，所述导电线路图案平行于多层的延伸方向堆叠结构并与多层堆叠结构交替; 去除埋入式导电层的部分，从而将埋入式导电层的多个导电线路图案彼此分隔开作为多个接触塞并且同时形成与多个绝缘围栏空间交替的多个绝缘围栏空间接触塞在多层堆叠结构的延伸方向上; 以及形成填充多个绝缘围栏空间并且包括彼此平行延伸的多个绝缘线图案的多个绝缘围栏。

3. 发明公开

KR1020160124579A 에어갭을 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치 审中-实审
标题翻译：具有空气隙的半导体器件及其制造与其相同的存储单元的方法和具有该空隙的电子器件的方法
公开(公告)号：KR1020160124579A
公开(公告)日：2016-10-28
申请号：KR1020150055435
申请日：2015-04-20
申请人： 에스케이하이닉스 주식회사
发明人： 김승환
IPC分类号： H01L21/762 , H01L21/764
CPC分类号： H01L29/0653 , H01L21/764 , H01L27/10876 , H01L27/10885 , H01L27/10891 , H01L27/11286 , H01L29/0638 , H01L29/4236 , H01L29/7827
摘要： 본기술은기생캐패시턴스를감소시키기위한에어갭을구비한반도체장치및 그제조방법에관한것으로, 본기술에따른반도체장치는, 활성영역및 상기활성영역을분리하기위한소자분리영역을포함하는반도체기판; 및상기반도체기판내에내장된매립비트라인및 매립게이트전극을포함하고, 상기소자분리영역은, 제1방향으로연장된제1소자분리영역과상기제1방향에교차되는제2방향으로연장되고에어갭이내장된제2소자분리영역을포함할수 있다.
摘要翻译：一种半导体器件，包括包括有源区的衬底和隔离有源区的器件隔离区，以及形成在衬底中的掩埋位线和掩埋栅电极。器件隔离区域包括沿第一方向延伸的第一器件隔离区域和沿与第一方向交叉的第二方向延伸并且具有形成的气隙的第二器件隔离区域。

4. 发明公开

KR1020160098986A 워드라인에 대한 텅스텐 적용들 审中-实审
标题翻译： TUNGSTEN FOR WORDLINE应用
公开(公告)号：KR1020160098986A
公开(公告)日：2016-08-19
申请号：KR1020160015652
申请日：2016-02-11
申请人： 램 리써치 코포레이션
发明人： 다넥마이클 , 밤놀커한나 , 후마윤라아쉬나 , 가오주웬
IPC分类号： H01L27/108 , H01L21/285 , H01L21/205 , H01L21/02
CPC分类号： H01L27/10891 , C23C16/0272 , C23C16/08 , C23C16/30 , H01L21/28088 , H01L21/28282 , H01L21/28562 , H01L21/76843 , H01L21/76876 , H01L21/76877 , H01L23/53257 , H01L23/53266 , H01L27/10823 , H01L27/11556 , H01L27/11582
摘要： 메모리디바이스들내에텅스텐워드라인들의형성을위한방법들및 관련된장치가본 명세서에개시된다. 또한불소-프리텅스텐 (FFW) 의디포지션을위한방법들및 관련된장치가본 명세서에개시된다. 다양한실시예들에따라, 방법들은텅스텐클로라이드 (WCl) 전구체들및 붕소 (B)-함유환원제, 실리콘 (Si)-함유환원제, 또는게르마늄 (Ge)-함유환원제를사용하는멀티-컴포넌트텅스텐막들의디포지션을수반한다.
摘要翻译：公开了用于在存储器件中形成钨字线的方法和相关装置。此外，公开了用于沉积无氟钨（FFW）的方法和相关装置。根据各种实施方案，所述方法包括使用氯化钨（WClx）前体和含硼（B）的含硅（Si）或含锗（Ge）的还原剂）沉积多组分钨膜。

5. 发明公开

KR1020160068067A 반도체 장치 및 그 제조 방법 审中-实审
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020160068067A
公开(公告)日：2016-06-15
申请号：KR1020140172957
申请日：2014-12-04
申请人： 삼성전자주식회사
发明人： 정현옥 , 박찬호 , 윤찬식 , 이기석 , 이원우 , 한성희
IPC分类号： H01L21/768 , H01L21/28
CPC分类号： H01L27/108 , H01L27/10885 , H01L27/10888 , H01L27/10891 , H01L27/10897 , H01L21/768 , H01L21/28 , H01L21/76801
摘要： 반도체장치및 그제조방법에관한것이다. 활성부들을포함하는반도체기판; 각각의상기활성부들내에형성된제 1 및제 2 불순물영역들; 상기활성부들을가로질러제 1 방향으로연장되는워드라인들; 상기워드라인들을가로질러상기제 1 방향수직인제 2 방향으로나란히연장되며, 상기제 1 불순물영역들과접속되는제 1 및제 2 비트라인들; 평면적관점에서, 상기워드라인들사이및 상기제 1 및제 2 비트라인들사이에각각배치되며, 상기제 2 불순물영역들과접촉하는콘택구조체들을포함한다.
摘要翻译：半导体器件及其制造方法技术领域本发明涉及半导体器件及其制造方法。半导体器件包括：包括有源部分的半导体衬底; 分别形成在有源部分中的第一和第二掺杂剂区域; 字线与所述有源部分交叉并沿第一方向延伸; 与字线交叉的第一和第二位线在垂直于第一方向的第二方向上并行延伸并连接到第一掺杂区域; 以及当从平面视图观察时分别布置在字线之间以及第一和第二位线之间并且接触第二掺杂剂区域的接触结构。因此，半导体器件可以提高电气可靠性。

6. 发明公开

KR1020160032596A 반도체 소자 제조 방법 审中-实审
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020160032596A
公开(公告)日：2016-03-24
申请号：KR1020140122939
申请日：2014-09-16
申请人： 삼성전자주식회사
发明人： 배진우 , 권병호 , 박종혁 , 박혜성 , 이준석 , 임기빈 , 전희숙 , 황인석
IPC分类号： H01L21/304 , H01L21/336
CPC分类号： H01L27/11573 , C09G1/02 , H01L21/31 , H01L21/31053 , H01L21/31058 , H01L21/31138 , H01L21/32051 , H01L21/32135 , H01L21/76831 , H01L21/76834 , H01L21/76877 , H01L21/76895 , H01L21/76897 , H01L27/10814 , H01L27/10817 , H01L27/10823 , H01L27/10826 , H01L27/10855 , H01L27/10876 , H01L27/10879 , H01L27/10885 , H01L27/10888 , H01L27/10891 , H01L27/11582 , H01L29/66833
摘要： 본발명의기술적사상에의한반도체소자제조방법은, 셀(cell) 영역및 주변(peri) 영역을가지는기판을준비하는단계, 셀영역에제1 방향으로배치된제1 그루브에의해서로이격되고제1 방향으로연장되며제1 방향과수직한제2 방향으로서로떨어져있는복수개의비트라인구조체를형성하고, 주변영역에비트라인구조체와동일한물질로이루어진복수개의게이트구조체를형성하는단계, 비트라인구조체및 게이트구조체의양쪽측벽에스페이서를형성하는단계, 제1 그루브를매립하고게이트구조체상면을덮는탄소를함유하는희생막을형성하는단계및 희생막을화학적기계적연마하여비트라인구조체및 게이트구조체의상면에서연마정지하는단계를포함하는것을특징으로한다.
摘要翻译：根据本发明的技术思想，一种制造半导体器件的方法包括以下步骤：制备具有单元区域和周边区域的衬底; 形成多个位线结构，所述多个位线结构通过沿着与所述第一方向正交的第二方向在所述第一方向上延伸并且在与所述第一方向正交的第二方向上彼此间隔开的在单元区域中沿第一方向布置的第一槽彼此分离，并且形成多个栅极结构，由与周边区域中的位线结构相同的材料构成; 在位线结构和栅极结构的两个侧壁上形成间隔物; 形成包含填充所述第一槽并覆盖所述栅极结构的上表面的碳的牺牲层; 并通过对牺牲层进行化学和机械抛光来抛光位线结构和栅极结构的上表面。

7. 发明公开

KR1020150135711A 반도체 소자의 제조방법 审中-实审
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020150135711A
公开(公告)日：2015-12-03
申请号：KR1020140062484
申请日：2014-05-23
申请人： 삼성전자주식회사
发明人： 김은정 , 김용관 , 박제민 , 장세명 , 한상연 , 황유상
IPC分类号： H01L21/027 , G03F7/20
CPC分类号： H01L27/1288 , H01L21/7688 , H01L27/10814 , H01L27/10891 , H01L21/0274
摘要： 본발명은반도체제조방법에관한것으로, 활성영역들이형성된기판을제공하고, 상기기판상에제1 방향과상기제1 방향과교차하는제2 방향을따라각각엇갈리게배열되어상기활성영역들을노출시키는오프닝들을정의하는복수개의마스크패턴들을형성하고, 그리고상기오프닝들을통해노출된활성영역을리세스시켜상기제1 및제2 방향을따라각각엇갈리게배열되는복수개의콘택홀들을형성하는것을포함한다.
摘要翻译：本发明涉及半导体器件的制造方法。该方法包括提供具有有源区的衬底，形成限定开口的掩模图案，所述掩模图案在基板上沿与第一方向交叉的第一方向和第二方向交替布置，并暴露有源区，并且形成交替排列的接触孔通过使由开口暴露的活性区域凹进而在第一和第二方向上。

8. 发明公开

KR1020150134493A 반도체 장치의 패턴 형성 방법 审中-实审
标题翻译：形成半导体器件图案的方法
公开(公告)号：KR1020150134493A
公开(公告)日：2015-12-02
申请号：KR1020140061015
申请日：2014-05-21
申请人： 삼성전자주식회사
发明人： 이철
IPC分类号： H01L21/027 , G03F7/20 , G03F1/76
CPC分类号： H01L29/66477 , H01L21/283 , H01L21/3081 , H01L21/3086 , H01L21/31 , H01L21/32 , H01L21/76224 , H01L27/10814 , H01L27/10891 , H01L21/0274
摘要： 본발명의실시예들에따른 SADP 공정에의해형성되는반도체장치의패턴형성방법에관한것으로, 상기반도체장치의패턴형성방법은기판내에형성된미세패턴들을채우는도전패턴들간의전기적연결을방지할수 있다.
摘要翻译：根据本发明的实施例，本发明涉及通过自对准双重图案化（SADP）工艺形成的形成半导体器件的图案的方法。用于形成半导体器件的图案的方法可以防止填充形成在衬底内的微图案的导电图案之间的电连接。该方法包括以下步骤：在衬底上形成沿一个方向布置的多个第一掩模图案; 形成沿所述一个方向布置在所述第一掩模图案之间的第二掩模图案; 形成包括用于沿所述一个方向连接第一部分的第二部分的牺牲层; 在所述基板上形成修整掩模图案; 并形成彼此间隔开的牺牲图案。

9. 发明授权

KR101556238B1 매립형 배선라인을 갖는 반도체 소자의 제조방법 有权
标题翻译：制造具有埋地布线的半导体器件的方法
公开(公告)号：KR101556238B1
公开(公告)日：2015-10-01
申请号：KR1020090012973
申请日：2009-02-17
申请人： 삼성전자주식회사
发明人： 백종민 , 박희숙 , 정성희 , 최길현 , 이병학 , 차태호 , 박재화 , 김수경
IPC分类号： H01L21/768 , H01L21/20
CPC分类号： H01L27/10891
摘要： 선택적증착법을이용한매립형배선라인을구비하는반도체소자의제조방법을개시한다. 반도체기판에트렌치를형성한다. 제1도전막을상기트렌치의측면및 저면에형성한다. 상기트렌치에매립되도록제2도전막을선택적증착법을이용하여상기제1도전막상에선택적으로형성한다. 상기제2도전막을형성하는것은무전해도금법을이용하여형성하는것 또는 MOCVD 또는 ALD 증착법을이용하여형성하는것을포함할수 있다.

10. 发明授权

KR101550519B1 6F2 DRAM 셀 有权
标题翻译： 6F2 DRAM 6F2 DRAM CELL
公开(公告)号：KR101550519B1
公开(公告)日：2015-09-04
申请号：KR1020137034231
申请日：2012-04-20
申请人： 인텔 코포레이션
发明人： 왕,이 , 웨브,엠.클레어 , 린더트,닉 , 시바쿠마르,스와미나단 , 장,케빈엑스. , 소마섹하르,디네시
IPC分类号： H01L27/108 , G11C11/40 , H01L21/8242
CPC分类号： H01L27/10814 , H01L27/0207 , H01L27/10891
摘要： 쌍을이루는셀들을갖는 6FDRAM 셀이설명된다. 일실시예에서셀 쌍들은더미워드라인들을정의하는게이트들을갖는 n-타입격리트랜지스터들에의해분리된다. 더미워드라인들은 p-채널디바이스들에유리한일함수를갖는금속으로부터제조된다.

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