专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明授权

KR1019970009054B1 평면구조 모스 트랜지스터 및 그 제조방법 失效
标题翻译： MOS晶体管及其制造方法
公开(公告)号：KR1019970009054B1
公开(公告)日：1997-06-03
申请号：KR1019930030866
申请日：1993-12-29
申请人： 에스케이하이닉스 주식회사
发明人： 박찬광 , 고요환 , 황성민 , 노광명
IPC分类号： H01L27/08
CPC分类号： H01L29/7834 , H01L29/42368 , H01L29/66621 , Y10S148/163 , Y10S438/981
摘要： The present invention is to provide a fully planarized concave transistor. The fully planarized concave transistor according to the present invention comprises: a) forming a LDD (lightly doped drain)(2) and source/drain regions(3) in a stack structure on a semiconductor substrate(1) performing a specific patterning process; b) forming thickly an insulating layer(4) on side and upper portions of the source/drain region(3); and c) forming a gate(6) between the source/drain regions(3), wherein the source-gate region and drain-gate region are insulated due to a gate insulating layer(5). Thereby, the present invention provides a decreased parasitic capacitance between gate and source or between gate and drain.
摘要翻译：本发明提供一种完全平坦化的凹晶体管。根据本发明的完全平坦化的凹晶体管包括：a）在执行特定图案化工艺的半导体衬底（1）上形成堆叠结构中的LDD（轻掺杂漏极）（2）和源/漏区（3） b）在源极/漏极区域（3）的侧部和上部形成厚度绝缘层（4）; 以及c）在所述源极/漏极区域（3）之间形成栅极（6），其中源极栅极区域和漏极 - 栅极区域由于栅极绝缘层（5）而被绝缘。因此，本发明提供了栅极和源极之间或栅极和漏极之间的减小的寄生电容。

2. 发明授权

KR100273902B1 트렌치 측벽의 선택적 산화방법 失效
标题翻译：选择性氧化铁板
公开(公告)号：KR100273902B1
公开(公告)日：2000-12-15
申请号：KR1019930015416
申请日：1993-08-09
申请人： 코닌클리케 필립스 엔.브이.
发明人： 레-얀
IPC分类号： H01L21/31
CPC分类号： H01L21/32 , H01L21/76205 , Y10S148/05 , Y10S148/117 , Y10S148/163 , Y10S438/981
摘要： 본 발명은 실리콘 기판내의 트렌치 측벽들을 선택적으로 산화시키는 기술에 관한 것이다. 이들 측벽은 트렌치 IC의 요건에 맞도록 제각기 상이한 두께로 산화될 수 있다.

3. 发明授权

KR100175390B1 다결정 규소 박막 트랜지스터 및 그 제조 방법 失效
标题翻译：多晶硅TFT及其制造
公开(公告)号：KR100175390B1
公开(公告)日：1999-02-18
申请号：KR1019950020786
申请日：1995-07-14
申请人： 삼성전자주식회사
发明人： 이주형 , 진용석
IPC分类号： H01L29/786
CPC分类号： H01L29/42364 , H01L29/42384 , H01L29/66757 , Y10S148/043 , Y10S148/163 , Y10S438/981
摘要： 본 발명은 다결정 규소 박막 트랜지스터 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 후 산화를 통하여 게이트 전연층의 두께를 부분에 따라 변화시킴으로써 드레인 접합부의 전기장을 감소시킨 다결정 규소 박막 트랜지스터 및 그 제조 방법에 관한 것이다. 투명한 절연 기판 위에 다결정 규소로 활성층을 형성한 다음, 활성층 위에 산화 규소로 게이트 절연층을 형성하되, 이 게이트 절연층은 활성층을 열산화하여 단일막으로 형성하거나, CVD 방법으로 CVD 산화막을 형성한 후 열산화를 실시하여 CVD 산화막의 밑에 열산화막이 형성되도록 하여 두 층으로 형성할 수 있다. 이어, 게이트 절연층 위에 도전 물질로 게이트 전극을 형성하고 열산화를 실시하여 게이트 전극을 산화함과 동시에 게이트 전극 아래에 있지 않은 활성층을 산화하여, 게이트 전극 아래에 있는 게이트 절연층 부분보다 나머지 부분이 더 두껍게 만든다. 이렇게 함으로써, 드레인 접합부의 전기장을 낮추어 박막 트랜지스터의 누설전류를 감소하면서도, 기존의 LDD 공정에 비하여 그 형성 방법이 극히 간단하고 ON 전류가 감소하지 않는다.

4. 发明授权

KR100552839B1 반도체 소자 및 이의 제조 방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR100552839B1
公开(公告)日：2006-02-22
申请号：KR1020030077926
申请日：2003-11-05
申请人： 동부일렉트로닉스 주식회사
发明人： 박건욱
IPC分类号： H01L21/336
CPC分类号： H01L29/78 , H01L29/42368 , Y10S148/163 , Y10S438/981
摘要： 본 발명은 게이트 산화막의 성장 방법을 이용하여 게이트 산화막의 열화를 방지할 수 있는 반도체 소자 및 이의 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판 상부에 두께가 얇은 영역과 두꺼운 영역으로 이루어진 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상부에 게이트 폴리를 형성하는 단계; 및 상기 두께가 얇은 영역과 두꺼운 영역의 경계를 포함하도록 상기 게이트 폴리와 게이트 산화막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하며, 상기 게이트 산화막을 형성하는 단계는, 상기 반도체 기판 상부에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴을 제외한 영역의 상기 반도체 기판에 제1 게이트 산화막을 형성하는 단계; 상기 게이트 패턴을 제거하는 단계; 및 상기 제거된 게이트 패턴 영역의 반도체 기판 상부에 제2 게이트 산화막을 형성하는 단계를 포함한다. 본 발명에 따르면, 드레인 부근의 게이트 산화막의 두께를 증가시킴에 따라 해당 부근의 문턱 전압을 높임으로써, 다수 캐리어의 농도를 감소시키고, 소수 캐리어의 속도를 조절하여 상기 핀치오프 포인트를 없애며, 소수 캐리어의 게이트 산화막 내로의 침투를 최소화시킬 수 있다.
게이트, 산화막, 질화막, 열전자, 핀치오프

5. 发明授权

KR100294963B1 반도체장치및그제조방법 失效
标题翻译：半导体装置及其制造方法
公开(公告)号：KR100294963B1
公开(公告)日：2001-09-17
申请号：KR1019920017018
申请日：1992-09-18
申请人： 닛본 덴끼 가부시끼가이샤
发明人： 가미야마사또시
IPC分类号： H01L27/04
CPC分类号： H01L28/40 , Y10S148/014 , Y10S148/163
摘要： 본발명은반도체장치및 그제조방법에관한것인데, 상기반도체장치는실리콘물질로구성된하부층전극, 산화탄탈막으로구성된용략절연막및 상부층전극을포함하는용량구조체를포함하고, 상기상부층전극은상기용량절연막을덮기위한적어도하나의질화티탄막을포함한다. 상기제조방법은하부층전극을형성하는단계, 상기하부층전극을덮기위해용량절연막을형성하는단계, 및상기용량절연막을덮기위해질화티탄막을형성하는단계를포함한다.
摘要翻译：本发明涉及一种半导体器件及其制造方法，该半导体器件是上电极，和一个电容结构包括yongryak绝缘膜和由下层电极的上部电极，其由硅材料制成的氧化钽膜是电容器绝缘膜以包括氮化钛膜中的至少一个用于覆盖。该制造方法包括形成形成下层电极，形成电容器绝缘膜以覆盖所述下部电极层，以及氮化钛膜，以覆盖所述容量绝缘膜的工序。

6. 发明授权

KR100273281B1 반도체 소자의 절연막 형성 방법 失效
标题翻译：形成半导体器件绝缘膜的方法
公开(公告)号：KR100273281B1
公开(公告)日：2000-12-15
申请号：KR1019980006379
申请日：1998-02-27
申请人： 현대반도체 주식회사
发明人： 허윤준 , 조남훈
IPC分类号： H01L21/336
CPC分类号： H01L21/823462 , Y10S148/043 , Y10S148/163 , Y10S438/981
摘要： PURPOSE: A forming method of isolation layer of semiconductor device is provided to simplify manufacturing steps, and to have good reproduction rate and reliability when making different thickness of gate isolation layers. CONSTITUTION: A pad layer is formed on a semiconductor substrate(31), and a photoresist pattern layer is built on the pad layer. Using the photoresist pattern layer as a mask, the pad layer is wet-etched. To prevent damage from the semiconductor substrate(31), some part of the pad layer remains. Removing the photoresist pattern layer, the pad layer is cleaned, and annealing process is executed with nitrous gas such as N2O and NO gas on the semiconductor substrate(31) including the pad layer. A nitrogen impurity layer(37) is made through the annealing process. The nitrogen impurity layer(37) is composed of the first region(37a) and the second region(37b) depending on the amount of impurities. An isolation layer(39) is grown on the semiconductor substrate(31) after removing the pad layer completely. The first part(39a) of the isolation layer(39) is thicker than the second part(39b).
摘要翻译：目的：提供半导体器件的隔离层的形成方法，以简化制造步骤，并且在制造不同厚度的栅极隔离层时具有良好的再现速度和可靠性。构成：在半导体衬底（31）上形成衬垫层，并在衬垫层上形成光刻胶图形层。使用光致抗蚀剂图案层作为掩模，对衬垫层进行湿式蚀刻。为了防止半导体衬底（31）的损坏，衬垫层的某些部分保留。去除光致抗蚀剂图案层，清洁衬垫层，并且在包括衬垫层的半导体衬底（31）上用氮气（如N2O和NO气体）进行退火处理。通过退火工艺制备氮杂质层（37）。氮杂质层（37）由第一区域（37a）和第二区域（37b）构成，这取决于杂质的量。在完全去除衬垫层之后，在半导体衬底（31）上生长隔离层（39）。隔离层（39）的第一部分（39a）比第二部分（39b）厚。

7. 发明授权

KR1019970004843B1 반도체 장치 제조 방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1019970004843B1
公开(公告)日：1997-04-04
申请号：KR1019880006834
申请日：1988-06-08
申请人： 코닌클리케 필립스 엔.브이.
发明人： 캐롤앤피셔 , 데이비드헨리팩스맨
IPC分类号： H01L29/78
CPC分类号： H01L29/7816 , H01L29/0615 , H01L29/42368 , H01L29/66674 , H01L29/7801 , Y10S148/163
摘要： 내용 없음.

8. 发明公开

KR1020050043138A 반도체 소자 및 이의 제조 방법 失效
标题翻译：半导体装置及其制造方法
公开(公告)号：KR1020050043138A
公开(公告)日：2005-05-11
申请号：KR1020030077926
申请日：2003-11-05
申请人： 동부일렉트로닉스 주식회사
发明人： 박건욱
IPC分类号： H01L21/336
CPC分类号： H01L29/78 , H01L29/42368 , Y10S148/163 , Y10S438/981
摘要： 본 발명은 게이트 산화막의 성장 방법을 이용하여 게이트 산화막의 열화를 방지할 수 있는 반도체 소자 및 이의 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판 상부에 두께가 얇은 영역과 두꺼운 영역으로 이루어진 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상부에 게이트 폴리를 형성하는 단계; 및 상기 두께가 얇은 영역과 두꺼운 영역의 경계를 포함하도록 상기 게이트 폴리와 게이트 산화막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하며, 상기 게이트 산화막을 형성하는 단계는, 상기 반도체 기판 상부에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴을 제외한 영역의 상기 반도체 기판에 제1 게이트 산화막을 형성하는 단계; 상기 게이트 패턴을 제거하는 단계; 및 상기 제거된 게이트 패턴 영역의 반도체 기판 상부에 제2 게이트 산화막을 형성하는 단계를 포함한다. 본 발명에 따르면, 드레인 부근의 게이트 산화막의 두께를 증가시킴에 따라 해당 부근의 문턱 전압을 높임으로써, 다수 캐리어의 농도를 감소시키고, 소수 캐리어의 속도를 조절하여 상기 핀치오프 포인트를 없애며, 소수 캐리어의 게이트 산화막 내로의 침투를 최소화시킬 수 있다.

9. 发明授权

KR100136935B1 메모리 소자의 제조방법 失效
标题翻译：制造存储器件的方法
公开(公告)号：KR100136935B1
公开(公告)日：1998-04-24
申请号：KR1019940008466
申请日：1994-04-21
申请人： 현대반도체 주식회사
发明人： 황현상
IPC分类号： H01L29/78 , H01L27/108
CPC分类号： H01L21/02233 , H01L21/02299 , H01L21/31658 , H01L21/823462 , H01L27/088 , H01L27/105 , Y10S148/116 , Y10S148/117 , Y10S148/163 , Y10S438/981
摘要： 본 발명은 셀영역의 게이트 산화막보다 주변영역이 게이트 산화막보다 두껍게 형성하여 셀영역의 신뢰성 및 주변영역의 구동능력을 향상시킬 수 있는 메모리의 소자의 제조방법에 관한 것이다.
메모리 소자의 제조방법은 제1도전형의 반도체 기판상에 필드산화막을 형성하여 주변영역과 셀영역을 한정하는 스텝과 한번의 산화공정으로 주변영역과 셀영역에 해당하는 기판상에 서로 다른 두께를 갖는 게이트 산화막을 형성하는 스텝과, 주변영역과 셀영역의 게이트산화막상에 게이트를 형성하는 스텝과 게이트를 마스크로 해당하는 기판으로 불순물을 이온주입하여 주변영역의 고농도 소오스/드레인영역과 셀영역 고농도 소오스/드레인영역을 형성하여 주변영역의 모스 트랜지스터와 셀영역의 모스트랜지스터를 형성하는 스텝을 포함한다.

10. 发明授权

KR1019960008133B1 반도체장치와 그 제작방법 失效
公开(公告)号：KR1019960008133B1
公开(公告)日：1996-06-20
申请号：KR1019930001669
申请日：1993-02-05
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 야마자끼순페이 , 마세아키라 , 히로키마사아키 , 다케무라야스히코 , 장홍용 , 우오치히데키
IPC分类号： H01L27/146
CPC分类号： H01L27/124 , G02F2001/136245 , G09G2300/0823 , H01L27/1214 , H01L29/4908 , H01L29/66757 , H01L29/78618 , Y10S148/161 , Y10S148/163
摘要： A wiring formed on a substrate is oxidized and the oxide is used as a mask for forming source and drain impurity regions of a transistor, or as a material for insulating wirings from each other, or as a dielectric of a capacitor. Thickness of the oxide is determined depending on purpose of the oxide. In a transistor adapted to be used in an active-matrix liquid-crystal display, the channel length, or the distance between the source region and the drain region, is made larger than the length of the gate electrode taken in the longitudinal direction of the channel. Offset regions are formed in the channel region on the sides of the source and drain regions. No or very weak electric field is applied to these offset regions from the gate electrode.

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式