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1. 发明授权

KR100845718B1 모스 트랜지스터 제조 방법 失效
标题翻译：制造MOS晶体管的方法
公开(公告)号：KR100845718B1
公开(公告)日：2008-07-10
申请号：KR1020020081992
申请日：2002-12-20
申请人： 동부일렉트로닉스 주식회사
发明人： 박건욱
IPC分类号： H01L29/78
摘要： 모스 트랜지스터 제조 방법에 관한 것으로, 그 목적은 PECVD에 의해 형성한 실리콘나이트라이드막 상에 BPSG막을 형성할 때 붕소이온이 발생하여 이후 실리콘웨이퍼로 침투하는 것을 방지하는 데 있다. 이를 위해 본 발명에서는 실리콘나이트라이드막 증착 전에 실리콘옥사이드막 증착하는 것을 특징으로하며, 따라서, 본 발명에 따른 모스 트랜지스터 제조 방법은, 필드 산화막에 의해 정의된 소자 영역에 측벽을 가진 게이트 전극, 소스 및 드레인을 포함하는 모스 트랜지스터 소자가 형성된 실리콘 기판의 상부에서, 게이트 전극, 소스 및 드레인 영역의 실리콘 상에 티타늄실리사이드를 형성하는 단계; 실리콘 기판의 상부 전면에 실리콘옥사이드막을 형성하는 단계; 실리콘옥사이드막 상에 실리콘나이트라이드막을 형성하는 단계; 및 실리콘나이트라이드막 상에 BPSG막을 형성하는 단계를 포함하여 이루어진다.
BPSG, 붕소, 실리콘옥사이드, 실리콘나이트라이드

2. 发明授权

KR100579847B1 반도체 소자의 금속 배선 형성 방법 失效
标题翻译：形成半导体金属布线的方法
公开(公告)号：KR100579847B1
公开(公告)日：2006-05-12
申请号：KR1020030101854
申请日：2003-12-31
申请人： 동부일렉트로닉스 주식회사
发明人： 박건욱
IPC分类号： H01L21/28
摘要： 본 발명은 반도체 소자의 금속 배선 형성시, FSG(Fluorine-doped Silicate Glass) 증착 전에 열 공정을 추가함으로써 금속 내부에 발생할 수 있는 보이드를 억제하기 위한 반도체 소자의 금속 배선 형성 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, 적층형 금속 배선 형성 공정에 있어서, 게이트 및 소스/드레인이 형성된 반도체 기판 상에 알루미늄과 티타늄으로 이루어지는 적층형 금속 배선을 형성하는 단계; 상기 금속 배선간의 절연을 위한 절연막 증착 전에 열 공정을 실시하여 상기 적층형 금속 배선의 알루미늄과 티타늄 계면에 일정 두께 이상의 TiAl
3 을 형성하는 단계; 및 절연막을 증착하는 단계를 포함한다. 본 발명에 따르면, 반도체 소자의 금속 배선 형성 공정에서, 절연막(FSG) 증착 전에 TiAl
3 을 충분한 두께로 형성하여 알루미늄 내부에 발생하는 보이드를 억제함으로써, 알루미늄 금속 배선의 손실을 방지할 수 있으며, 또한, 금속 배선 저항 증가를 방지함으로써, 반도체 소자의 수율을 향상시키고 신뢰도를 높일 수 있다.
금속 배선, FSG 증착, 티타늄, 알루미늄, 보이드
摘要翻译：本发明涉及一种金属布线的方法，用于抑制通过添加之前金属线形成的热过程中，金属内可能发生的空隙形成半导体器件的情况下，FSG的半导体装置的（氟掺杂的硅酸盐玻璃）沉积。根据本发明的形成半导体器件的金属布线的方法包括以下步骤：在其上形成有栅极和源极/漏极的半导体衬底上形成由铝和钛制成的堆叠金属布线，在形成金属布线之间的绝缘膜以形成TiAl之前执行热处理

3. 发明授权

KR100572492B1 반도체 장치 및 그 제조 방법 失效
标题翻译：半导体装置及其制造方法
公开(公告)号：KR100572492B1
公开(公告)日：2006-04-19
申请号：KR1020030061459
申请日：2003-09-03
申请人： 동부일렉트로닉스 주식회사
发明人： 박건욱
IPC分类号： B81B7/00
摘要： 본 발명은 마이크로 기어, 마이크로 모터 등과 같은 MEMS(micro electromechanical system) 장치의 회전 운동체, 중심축, 기저층 등을 다결정 실리콘층으로 형성시키고, 또한 상기 회전 운동체와 중심축의 접촉 부분에 각각 마모방지층을 형성시킴으로써 상기 회전 운동체의 회전 운동 동안에 상기 회전 운동체의 마모를 방지할 수 있다.
따라서, 본 발명은 상기 기저층의 마모 방지를 통해 상기 기저층의 수명을 연장시킬 수 있다. 이는 상기 회전 운동체를 갖는 MEMS 장치의 수명을 연장시키고 나아가 상기 MEMS 장치의 교체 주기를 연장시키고 MEMS 장치의 교체에 따른 경제적 부담을 경감시킨다.
MEMS, 다결정 실리콘층, 회전 운동체, 기저층, 마모방지층,
摘要翻译：本发明是一种微型齿轮，旋转移动构件，一个中心轴，基本层，例如MEMS（微机电系统）设备，诸如微型电机，以形成多晶硅层，并通过形成每个耐磨层的到旋转移动构件的与中心轴接触部可以防止在旋转体的旋转运动期间旋转体的磨损。

4. 发明授权

KR100562298B1 ＳＯＧ막 도포 장치 및 이를 이용한 ＳＯＧ막 도포 방법 失效
标题翻译： SOG薄膜展开装置和SOG薄膜展开方法
公开(公告)号：KR100562298B1
公开(公告)日：2006-03-22
申请号：KR1020030101923
申请日：2003-12-31
申请人： 동부일렉트로닉스 주식회사
发明人： 박건욱
IPC分类号： H01L21/20
摘要： MIBK 용액이 충진되어 있는 제1 용기와 연결되어 있는 제1 노즐을 통해 웨이퍼 위에 MIBK 용액을 적하하여 웨이퍼 위에 MIBK 용액을 도포하는 단계, SOG 물질이 충진되어 있는 제2 용기와 연결되어 있는 제2 노즐을 통해 SOG 물질을 MIBK 용액이 도포되어 있으며 회전하는 웨이퍼 위에 적하하여 웨이퍼 위에 SOG막을 형성하는 단계를 포함하는 SOG막 도포 방법.
SOG, MIBK

5. 发明授权

KR100540337B1 반도체 소자의 게이트 형성 방법 失效
标题翻译：半导体器件的栅极形成方法
公开(公告)号：KR100540337B1
公开(公告)日：2006-01-11
申请号：KR1020030101532
申请日：2003-12-31
申请人： 동부일렉트로닉스 주식회사
发明人： 박건욱
IPC分类号： H01L21/336
摘要： 본 발명은 활성 지역과 인접한 소자분리막의 일부분을 식각하여 제거하고 상기 영역으로 게이트 및 채널 영역을 확장시킨 반도체 소자의 게이트 형성 방법에 관한 것이다.
본 발명의 반도체 소자의 게이트 형성 방법은 기판상에 소자 분리막을 형성하는 단계; 활성 영역과 인접하는 상기 소자 분리막의 소정 영역을 식각하여 제거하는 단계; 상기 기판에 열산화공정을 실시하여 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 폴리 실리콘을 증착하는 단계; 상기 폴리 실리콘을 식각하여 게이트를 형성하는 단계; 및 상기 게이트를 마스크로 이용하여 소오스/드레인 이온 주입 공정을 하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 게이트 형성 방법은 채널 형성 면적을 증가시킬 수 있고, 이로 인해 낮은 게이트 전압을 가지고도 보다 큰 전계를 얻을 수 있을 뿐만 아니라, 낮은 게이트 전압에서도 채널을 형성할 수 있고, 빠른 응답 속도를 얻을 수 있는 장점이 있다.
게이트, 소자분리막
摘要翻译：本发明涉及一种形成半导体器件的栅极的方法，其中刻蚀并去除与有源区相邻的一部分隔离区，并且栅极和沟道区延伸至该区域。

6. 发明授权

KR100540334B1 반도체 소자의 게이트 형성 방법 失效
标题翻译：制造半导体器件栅极的方法
公开(公告)号：KR100540334B1
公开(公告)日：2006-01-11
申请号：KR1020030101522
申请日：2003-12-31
申请人： 동부일렉트로닉스 주식회사
发明人： 박건욱
IPC分类号： H01L21/336
CPC分类号： H01L21/823456 , H01L21/823437 , H01L27/0705
摘要： 본 발명은 게이트를 중첩시켜 필요에 따라 채널의 형상을 바꿀 수 있도록 하여 소자 디자인을 보다 다양하게 할 수 있는 게이트 형성 방법에 관한 것이다.
본 발명의 반도체 소자의 게이트 형성 방법은 소정의 소자가 형성된 기판상에 제1절연막 및 제1폴리 실리콘을 형성하는 단계; 상기 제1절연막 및 제1폴리 실리콘을 식각하여 제1게이트를 형성하는 단계; 상기 기판상에 제2절연막을 형성하는 단계; 상기 기판상에 제2폴리 실리콘을 형성하는 단계; 상기 제2폴리 실리콘을 식각하여 상기 제1게이트의 장축과 제2게이트의 장축이 소정의 각으로 교차하도록 제2게이트를 형성하는 단계; 상기 기판에 제3절연막을 형성하는 단계; 및 상기 기판상에 이온주입으로 소오스/드레인을 형성하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 게이트 형성 방법은 각각 독립적인 소오스 및 드레인을 이용하여 필요에 따라 다른 방향으로 채널을 향상할 수 있어, 소자 디자인시 보다 자유로운 디자인이 가능하며, 소오스 및 드레인이 독립적으로 이용되므로 공간의 활용도를 높일 수 있어 소자의 집적도를 높일 수 있는 장점이 있다.
게이트, 드레인, 소오스

7. 发明授权

KR100529667B1 반도체 소자의 트렌치 형성 방법 失效
标题翻译：一种在半导体器件中形成沟槽的方法
公开(公告)号：KR100529667B1
公开(公告)日：2005-11-17
申请号：KR1020030001410
申请日：2003-01-09
申请人： 동부일렉트로닉스 주식회사
发明人： 박건욱
IPC分类号： H01L21/76
CPC分类号： H01L21/76235
摘要： 반도체 소자의 트렌치를 형성하는 방법에 관한 것으로, 보이드가 형성되지 않고 트렌치가 완전히 매립되도록 트렌치 산화막을 형성하는 방법을 제공하는 것이다. 본 발명에 따른 반도체 소자의 트렌치 형성 방법은, a) 반도체 기판 상에 패드 산화막과 실리콘 질화막을 형성하는 단계; b) 반도체 기판 상에 제1 감광막 패턴을 형성하고, 트렌치로 예정된 영역 상부의 실리콘 질화막 및 패드 산화막을 선택적으로 식각하여 반도체 기판을 노출시키는 단계; c) 실리콘 질화막 및 노출된 반도체 기판 상에 제1 감광막 패턴의 오프닝 부분보다 더 좁은 폭으로 오프닝되고, 상기 오프닝 부분과 동일한 중심축을 가지도록 오프닝된 제2 감광막 패턴을 형성한 후, 이를 마스크로 하여 산소 이온을 목적하는 트렌치의 깊이에 해당하는 반도체 기판 내에 주입하는 단계; d) 산소 이온을 열확산시켜 반도체 기판과 반응시킴으로써 반도체 기판 내에 산화물을 형성하는 단계; e) 실리콘 질화막을 마스크로 하여 트렌치로 예정된 영역의 반도체 기판 및 산화물을 식각하여 트렌치를 형성하는 단계; f) 트렌치의 내벽에 열확산 공정으로 라이너 산화막을 형성하는 단계; 및 g) 라이너 산화막 상에 트렌치의 내부를 매립하도록 절연막을 형성하는 단계를 포함한다.

8. 发明授权

KR100478501B1 반도체 소자 및 반도체 소자의 트렌치 형성 방법 失效
标题翻译：半导体器件中的半导体器件和沟槽的形成方法
公开(公告)号：KR100478501B1
公开(公告)日：2005-03-29
申请号：KR1020030036002
申请日：2003-06-04
申请人： 동부일렉트로닉스 주식회사
发明人： 박건욱
IPC分类号： H01L21/76
摘要： 반도체 소자의 트렌치를 형성하는 방법에 관한 것으로, 그 목적은 보이드가 형성되지 않고 트렌치가 완전히 매립되도록 필드옥사이드를 형성하는 방법을 제공하는 것이다. 이를 위해 본 발명에서는, 반도체 기판의 전면 상에 실리콘질화막을 형성하는 단계; 실리콘질화막 및 목적하는 소정깊이의 반도체 기판을 식각하여 트렌치를 형성하는 단계; 트렌치의 내벽에 실리콘질화막보다 얇은 두께를 가지는 라이너산화막을 형성하는 단계; 반도체 기판의 후면에 마이너스(-) 전압을 인가하는 단계; 라이너산화막 상에 트렌치의 내부를 매립하도록 절연막을 형성하는 단계를 포함하여 반도체 소자의 트렌치를 형성한다.

9. 发明授权

KR100472036B1 플래쉬 메모리의 제조방법 失效
标题翻译：闪存存储器半导体器件的制造方法
公开(公告)号：KR100472036B1
公开(公告)日：2005-03-10
申请号：KR1020020082002
申请日：2002-12-20
申请人： 동부일렉트로닉스 주식회사
发明人： 박건욱
IPC分类号： H01L27/115
摘要： 본 발명은 터널링 실리콘 옥사이드를 열공정에 의하여 성장시키기 전에 터널링 실리콘 옥사이드가 형성될 지역을 약하게 스퍼터링 하여 줌으로써 표면 거칠기를 증가시키고 이 상태에서 터널링 실리콘 옥사이드를 성장시켜서 실리콘 기판과 터널링 실리콘 옥사이드 계면의 거칠기를 증가시킬 수 있도록 하는 플래쉬 메모리의 제조방법을 제공하는 것으로, 터널링 옥사이드의 성장 전에 터널링 옥사이드가 성장될 위치에 스퍼터링을 실시하여 거칠기를 증가시켜 이동 전자나 정공이 외부의 조건에 대하여 터널링 옥사이드를 쉽게 투과할 수 있도록 한다.

10. 发明公开

KR1020050014107A 반도체 소자 제조시 ＧＯＩ 효과 개선 방법 失效
标题翻译：用于产生阴极电化反应的半导体制造工艺中的GOI效应的改进方法和放置内部可能的差异差异
公开(公告)号：KR1020050014107A
公开(公告)日：2005-02-07
申请号：KR1020030052579
申请日：2003-07-30
申请人： 동부일렉트로닉스 주식회사
发明人： 박건욱
IPC分类号： H01L21/336
摘要： PURPOSE: A method of improving a GOI effect in a semiconductor fabrication process is provided to generate a cathode electrification phenomenon and offset internal potential difference of a wafer by applying an electron scanning process to a surface of a wafer having a potential difference. CONSTITUTION: Electron beams are irradiated on a surface(102) of a wafer in order to reduce internal potential difference of a wafer after a plasma process is finished. Electrons are applied to the surface of the wafer which is electrified to an anode(104) by the plasma process. A surface(110) of the wafer is electrified to a cathode(106) by applying the electrons thereto. The internal potential difference of the wafer is offset by electrifying the surface of the wafer to the cathode.
摘要翻译：目的：提供一种改善半导体制造工艺中的GOI效果的方法，以通过对具有电位差的晶片的表面施加电子扫描处理来产生阴极带电现象和偏移内部电位差。构成：电子束照射在晶片的表面（102）上，以便在等离子体处理完成之后减小晶片的内部电位差。电子被施加到通过等离子体工艺带电到阳极（104）的晶片表面。通过向其施加电子而将晶片的表面（110）带电到阴极（106）。晶片的内部电位差通过将晶片的表面带电到阴极来抵消。

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