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1. 发明公开

KR20180020211A 크리스털 발진기용 주기적인 킥스타터 审中-公开
标题翻译：晶体振荡器的定期kickstarter
公开(公告)号：KR20180020211A
公开(公告)日：2018-02-27
申请号：KR20187000746
申请日：2016-06-21
申请人： MICROCHIP TECH INC
发明人： KUMAR AJAY
IPC分类号： H03B5/06 , H03B5/36 , H03K3/0233 , H03K21/38 , H03L3/00
CPC分类号： H03B5/06 , H03B5/364 , H03B5/366 , H03B2200/0094 , H03K3/02337 , H03K21/38 , H03L3/00
摘要： 발진기의크리스털공진주파수에가까운펄스반복속도를갖는주기적인펄싱발진기는크리스털발진기회로에보다유용한시동에너지를제공하며, 따라서훨씬더 빠른시동시간을제공한다. 시동펄싱발진기는여러사이클들동안또는크리스털발진기진폭이소망값으로증가할때까지실행된다. 상기펄싱발진기는크리스털공진주파수의약 1/3 내지약 1/2의반복속도를가질수 있고, 따라서보다유용한시동에너지를크리스털발진기회로에제공할수 있다.
摘要翻译：脉冲重复率接近振荡器的晶体谐振频率的周期性脉冲振荡器为晶体振荡器电路提供更有用的启动能量，从而提供更快的启动时间。启动脉冲振荡器运行几个周期或直到晶体振荡器振幅增加到所需值。脉冲振荡器可以具有晶体谐振频率的约1/3至约1/2的重复频率，从而为晶体振荡器电路提供更有用的启动能量。

2. 发明公开

KR1020170111871A 모터 제어기 및 모터 제어 방법 无效
标题翻译：电机控制器和电机控制方法
公开(公告)号：KR1020170111871A
公开(公告)日：2017-10-12
申请号：KR1020160038092
申请日：2016-03-30
申请人： 주식회사 프레스토솔루션 , 박태곤 , 박태상
发明人： 박태곤 , 박태상 , 선덕한 , 김주영 , 도진현
IPC分类号： H02P29/00 , H03K21/38
CPC分类号： H02P29/00 , H03K21/38
摘要： 본발명에따른모터제어기는, 제어주기(T) 동안필요한펄스열에서각 펄스와펄스사이의시간간격(Δt)에대응하는값(이하 '타임인터벌인덱스'라한다)의어레이를적어도저장하는레지스터; 상기레지스터에저장되어있는타임인터벌인덱스를순차로딩하며각 타임인터벌인덱스에해당하는시간간격을가지는펄스열을생성하는펄스제너레이터;를포함하는것을특징으로한다. 본발명에따르면충격(진동) 또는탈조없이보다빠르게모터를가감속할수 있으며, 가감속시충격(진동) 또는탈조현상을저감할수 있는효과가있다.
摘要翻译：电动机控制器包括至少根据本发明，而对应于脉冲之间的时间间隔（ΔT）的控制周期（T），用于为每个脉冲值的阵列（在下文中称为“时间间隔指数”）所需的在脉冲序列中的存储寄存器; 以及脉冲发生器，用于顺序加载存储在寄存器中的时间间隔索引并产生具有对应于每个时间间隔索引的时间间隔的脉冲串。比根据本发明的无冲击（振动）或失步电机和上升到减速更快，存在可以减少减速冲击（振动）或DE johyeonsang的效果。

3. 发明公开

KR1020170079109A 주기신호 생성회로 및 이를 포함하는 메모리 장치 审中-实审
标题翻译：循环信号发生电路和包括其的存储器件
公开(公告)号：KR1020170079109A
公开(公告)日：2017-07-10
申请号：KR1020150189312
申请日：2015-12-30
申请人： 에스케이하이닉스 주식회사
发明人： 김승찬 , 김생환 , 이상훈
IPC分类号： G11C11/406 , G11C5/14 , G11C5/00
CPC分类号： G11C11/4076 , G06F1/04 , G11C7/222 , G11C11/406 , H03K21/38
摘要： 주기신호생성회로는기본주기를가지고, 차례대로상기기본주기를 N으로나눈시간만큼씩위상이차이나는제1 내지제N클록을생성하는클록생성부; 상기제1 내지제N클록중 둘이상의클록을조합하여펄스폭은같고, 차례대로상기기본주기를 N으로나눈시간만큼씩위상이차이나는제1 내지제N주기펄스를생성하는펄스생성부; 및조합정보에따라상기제1 내지제N주기펄스중 하나이상의주기펄스를조합하여주기신호를생성하는주기신호생성부를포함할수 있다.
摘要翻译：时钟发生器，用于产生具有基本周期和相位差的第一至第N时钟，所述第一至第N时钟具有通过将所述基本周期除以N而获得的时间; 第一至第N时钟，并在两个组合的脉冲宽度的时钟是一样的，进而，对于通过的时间的差除以N的量生成的相位的基本周期的脉冲产生单元是在第一至N个脉冲周期; 以及周期性信号发生器，用于通过根据组合信息组合第一至第N周期性脉冲中的至少一个来产生周期性信号。

4. 发明公开

KR1020150011922A 카운터 회로, 이를 포함하는 아날로그-디지털 컨버터, 이미지 센서 및 이를 이용하는 상관 이중 샘플링 방법 审中-实审
标题翻译：计数器电路，ADC和图像传感器包括相同的双重采样方法
公开(公告)号：KR1020150011922A
公开(公告)日：2015-02-03
申请号：KR1020130087131
申请日：2013-07-24
申请人： 삼성전자주식회사
发明人： 신지훈 , 강창은 , 최원호 , 이동훈
IPC分类号： H04N5/378
CPC分类号： H04N5/378 , H03K21/38 , H03K23/667 , H03M1/123 , H03M1/14 , H03M1/56 , H04N5/3575 , H04N5/3696 , H04N5/3745 , H04N13/243 , H04N13/254 , H04N13/271 , H04N2213/001
摘要： 카운터 회로는 제1 카운터 및 제2 카운터를 포함한다. 상기 제1 카운터는 제1 비교 신호에 기초한 제1 카운팅 인에이블 신호에 응답하여 코스(coarse) 카운팅 구간 동안, 제1 주파수로 토글링하는 제1 카운터 클럭 신호를 카운팅하여 N 비트의 카운터 출력 신호 중 상위 NM 비트 신호들을 발생한다(N은 M 보다 큰 자연수, M은 3이상의 자연수). 상기 제2 카운터는 제1 비교 신호 및 제2 비교 신호에 기초한 제2 카운팅 인에이블 신호에 응답하여 상기 코스 카운팅 구간에 연속하는 파인(fine) 카운팅 구간 동안 상기 제1 주파수보다 높은 제2 주파수로 토글링하는 제2 카운터 클럭 신호를 카운팅하여 상기 N 비트의 카운터 출력 신호 중 하위 M 비트 신호들을 발생한다.
摘要翻译：本发明提供一种计数器电路，包括该电路的ADC，图像传感器和使用该电路的相关双重采样方法。计数器电路包括第一计数器和第二计数器。第一计数器对在第一频率切换的第一计数器时钟信号进行计数，并且响应于基于第一比较信号的第一计数使能信号，在粗计数部分期间产生N位计数器输出信号中的高优先级的NM比特信号 N是大于M的自然数，M是三个或更多个自然数）。第二计数器对在比第一频率高的第二频率上切换的第二计数器时钟信号进行计数，并且在连续精细计数部分期间产生低位优先级的M位信号，该连续精细计数部分响应于粗计数部分基于第一比较信号和第二比较信号的第二计数使能信号。

5. 发明公开

KR1020140145812A 이중 데이터 레이트 카운터 및 그를 이용한 아날로그-디지털 변환 장치와 씨모스 이미지 센서 审中-实审
标题翻译：双数据速率计数器和模拟数字转换器和CMOS图像传感器，使用它
公开(公告)号：KR1020140145812A
公开(公告)日：2014-12-24
申请号：KR1020130068435
申请日：2013-06-14
申请人： 에스케이하이닉스 주식회사
发明人： 황원석
IPC分类号： H04N5/378 , H04N5/374
CPC分类号： H03K21/026 , H03K21/38 , H03M1/123 , H03M1/56 , H04N5/378
摘要： 본 기술은 이중 데이터 레이트 카운터 및 그를 이용한 아날로그-디지털 변환 장치와 씨모스 이미지 센서에 관한 것으로, 간단한 회로를 이용하여 이중 데이터 레이트 카운터를 구현함으로써, 카운터의 소모 전력을 더 감소시키고 카운터의 동작 속도를 더욱 증대시킬 수 있는 이중 데이터 레이트 카운터 및 그를 이용한 아날로그-디지털 변환 장치와 씨모스 이미지 센서를 제공한다. 이러한 이중 데이터 레이트 카운터는, 카운팅 클럭을 제어 신호에 따라 반전 또는 비반전시켜 선택 클럭(SEL_CLK)을 출력하기 위한 클럭 선택부; 상기 클럭 선택부로부터의 선택 클럭을 상기 이중 데이터 레이트 카운터의 최하위 비트(LSB) 값으로 출력하기 위한 제 1 스테이지; 상기 제 1 스테이지로부터의 출력 비트 중 리셋 카운팅 구간의 마지막 비트의 비트 상태에 따라 상기 제어 신호를 출력하기 위한 판정부; 및 상기 제 1 스테이지로부터의 출력 비트를 클럭으로 입력받아 동작하는 제 2 스테이지를 포함할 수 있다.
摘要翻译：本技术涉及一种双倍数据速率计数器，以及使用该双倍数据速率计数器的模拟数字转换装置和互补金属氧化物半导体（CMOS）图像传感器。更具体地，提供了一种双数据速率计数器和模拟数字转换装置以及使用该数字转换装置的CMOS图像传感器，其中双数据速率计数器通过简单的电路实现，从而更多地减少了计数器的功耗和更多增加柜台的运行速度。双数据速率计数器包括：时钟选择单元，通过基于控制信号选择性地反相计数时钟来输出选择时钟（SEL_CLK）; 从所述选择时钟输出所述选择时钟作为所述DDR计数器的最低有效位（LSB）的第一级; 确定单元，用于根据复位计数周期中最后一位的位状态输出控制信号; 以及第二锁存级，用于从第一级接收用于其操作的输出位。

6. 发明公开

KR1020140137276A 지연선 기반 시간-디지털 변환기 有权
标题翻译：延时线时数转换器
公开(公告)号：KR1020140137276A
公开(公告)日：2014-12-02
申请号：KR1020130121493
申请日：2013-10-11
申请人： 서울대학교산학협력단
发明人： 이재성 , 원준연
IPC分类号： H03K21/02 , H03L7/06 , H03K21/38 , H03M1/50
CPC分类号： H03K21/02 , H03K21/38 , H03L7/06 , H03M1/50
摘要： 본 발명은 시간-디지털 변환기를 구현할 때, 두 개의 지연선과 서로 반대 위상으로 동작하는 래치를 사용하여 신호의 지연선 도파 시간이 동작 주파수 주기보다 짧더라도 그 절반보다 길면 동작 가능하게 하는 방법을 제안한다. 지연선에 신호가 입력된 경우, 절반 이상 도파한 경우, 지연선 끝까지 도파한 경우를 비교하여 동작 주파수 주기 이하의 시간 추정(interpolating)에 사용할 지연선을 선택하여 사용한다. 본 발명은 동작 주파수의 제한을 완화하여 지연선 도파 시간이 짧은 논리회로에 시간-디지털 변환기 구현을 가능하게 한다.
摘要翻译：本发明提供了一种当延迟线传播时间比操作频率周期短但是比操作频率周期的一半长时，通过使用在与相位相反的相位操作的锁存器来操作时间 - 数字转换器的方法两条延迟线，以实现时间 - 数字转换器。当信号被输入到延迟时间时，如果信号传播的时间长于工作频率周期的一半，则与传播延迟结束的情况相比，用于内插小于工作频率周期的延迟线行被选中使用。本发明可以通过衰减操作频率的限制来实现具有短延迟线传播时间的逻辑电路中的时间 - 数字转换器。

7. 发明公开

KR1020140044574A 펄스신호에 대한 차단 주파수 검출 장치 审中-实审
标题翻译：用于检测脉冲信号切断频率的装置
公开(公告)号：KR1020140044574A
公开(公告)日：2014-04-15
申请号：KR1020120110702
申请日：2012-10-05
申请人： 엘에스산전 주식회사
发明人： 박강희
IPC分类号： G01R23/15
CPC分类号： H03K21/40 , G01R23/10 , G01R23/15 , H03K5/19 , H03K5/26 , H03K21/38
摘要： The present invention relates to an apparatus for detecting whether a frequency of an input pulse signal exceeds a cutoff frequency. When a frequency of a pulse signal to be processed exceeds a predetermined speed limit due to various causes such as a noise generated in a system environment or an encoder, a system design error, and the like, the apparatus notifies the situation to allow a user to take an appropriate action. For this purpose, second pulse signals are generated at the moment when a rising edge and a falling edge of a first pulse signal to be monitored appear, and the second pulse signals are counted. When a value counted during a predetermined period is greater than or equal to a predetermined value, a cutoff frequency detection signal is output. Therefore, it is possible to improve the stability of various devices for processing pulse signals, such as a high-speed counter module of a PLC, and the implementation can be achieved using simple logic circuits, thereby facilitating applications. [Reference numerals] (30) Apparatus for detecting cutoff frequency; (31) Input processing unit; (32) Counter; (33) Reset processing unit; (34) Detection unit; (AA) Pulse signal to be monitored (first pulse signal); (BB) Second pulse signal; (CC) cutoff frequency detection signal
摘要翻译：本发明涉及一种用于检测输入脉冲信号的频率是否超过截止频率的装置。当由于诸如在系统环境或编码器中产生的噪声，系统设计错误等的各种原因而要处理的脉冲信号的频率超过预定的速度限制时，该装置通知该情况以允许用户采取适当的行动。为此，在要监视的第一脉冲信号的上升沿和下降沿出现时产生第二脉冲信号，并对第二脉冲信号进行计数。当在预定时段期间计数的值大于或等于预定值时，输出截止频率检测信号。因此，可以提高用于处理脉冲信号的各种装置的稳定性，例如PLC的高速计数器模块，并且可以使用简单的逻辑电路实现实现，从而有助于应用。（附图标记）（30）用于检测截止频率的装置; （31）输入处理单元; （32）柜台; （33）复位处理单元; （34）检测单元; （AA）要监视的脉冲信号（第一脉冲信号）; （BB）第二脉冲信号; （CC）截止频率检测信号

8. 发明公开

KR1020020031836A 반도체 장치의 플립플롭 회로 失效
标题翻译：半导体器件的FLIP FLOP电路
公开(公告)号：KR1020020031836A
公开(公告)日：2002-05-03
申请号：KR1020000062586
申请日：2000-10-24
申请人： 에스케이하이닉스 주식회사
发明人： 강동오 , 김선민
IPC分类号： H03K3/037
CPC分类号： H03K3/0372 , H03K21/38
摘要： PURPOSE: A flip flop circuit of a semiconductor device is provided to reduce an area and a reset signal line of a flip flop by embodying a circuit by means of a flip flop in which a reset operation is not generated. CONSTITUTION: A plurality of D type flip flops(20_1,20_2,...,20_n-1, and 20_n) are connected to one another in parallel. Each of the D type flip flops(20_1,20_2,...,20_n-1, and 20_n) does not perform a reset operation. An OR gate logically combines a clock and an external clock signal when a power up operation of a semiconductor device is performed and outputs a logically combined signal as clock signals of the D type flip flops(20_1,20_2,...,20_n-1, and 20_n). An NMOS transistor operates according to a delay signal of the clock signal. A PMOS transistor operates according to an inverting signal of the clock signal.
摘要翻译：目的：提供半导体器件的触发器电路，通过借助于不产生复位操作的触发器来实现电路来减小触发器的面积和复位信号线。构成：多个D型触发器（20_1,20_2，...，20_n-1和20_n）彼此并联连接。 D型触发器（20_1,20_2，...，20_n-1和20_n）中的每一个都不执行复位操作。当执行半导体器件的上电操作时，或门逻辑地组合时钟和外部时钟信号，并输出逻辑组合信号作为D型触发器（20_1,20_2，...，20_n-1）的时钟信号，和20_n）。 NMOS晶体管根据时钟信号的延迟信号进行工作。 PMOS晶体管根据时钟信号的反相信号进行工作。

9. 发明授权

KR101621244B1 카운터 회로, 이를 포함하는 장치 및 카운팅 방법 有权
标题翻译：包括相同的计数器电路设备和计数方法
公开(公告)号：KR101621244B1
公开(公告)日：2016-05-16
申请号：KR1020090011692
申请日：2009-02-13
申请人： 삼성전자주식회사
发明人： 임용 , 고경민 , 김경민
IPC分类号： H03K21/10 , H03K21/00
CPC分类号： H03K21/023 , H03K21/38 , H03K23/548
摘要： 카운터회로는제1 카운팅유닛및 제2 카운팅유닛을포함한다. 제1 카운팅유닛은입력클록신호의상승에지및 하강에지중 제1 에지에응답하여토글링(toggling)하는제1 비트신호를발생하고, 제2 카운팅유닛은입력클록신호의상승에지및 하강에지중 제2 에지에응답하여토글링하는제2 비트신호를발생한다. 카운터회로는입력클록신호의사이클주기마다두 번씩카운팅을수행하여향상된동작속도및 동작마진을가지며, 비트신호들의토글링횟수를줄여소모전력을감소한다.

10. 发明授权

KR101388477B1 신호 처리 장치 및 방법 有权
标题翻译：信号处理装置和方法
公开(公告)号：KR101388477B1
公开(公告)日：2014-04-23
申请号：KR1020120117949
申请日：2012-10-23
申请人： 한국항공우주연구원
发明人： 오시환 , 김진희
IPC分类号： G06M1/27 , G06M3/00
CPC分类号： G06F7/483 , H03K21/38 , H03K21/40
摘要： 본 발명은 신호 처리 장치 및 방법에 관한 것으로, 이 장치는 센서로 인가되는 물리량을 누적 또는 적분하여 M-비트 디지털 값으로 출력하는 센서로부터 디지털 값을 입력받아 연이은 두 데이터 획득 시간에서의 물리량의 차이가 미리 정해진 범위 내에 있으면 디지털 카운터 증분의 절댓값이 2
M-1 보다 큰 경우 디지털 값의 증분을 센서가 측정한 물리량으로 계산한다.

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