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1. 发明授权

KR101852673B1 초박형 도핑 영역을 형성하기 위해서 붕소 도펀트의 고체 상 확산을 제어하는 방법 有权
公开(公告)号：KR101852673B1
公开(公告)日：2018-04-30
申请号：KR1020160025721
申请日：2016-03-03
申请人： 도쿄엘렉트론가부시키가이샤
发明人： 콘시글리오스티븐피. , 클락로버트디. , 오미아라데이빗엘.
IPC分类号： H01L21/385 , H01L21/225 , H01L21/228 , H01L21/324
CPC分类号： H01L21/2256 , H01L21/02112 , H01L21/0228 , H01L21/2254 , H01L29/66803
摘要： 반도체디바이스내의초박형붕소도핑영역을형성하기위한방법이제공된다. 방법이, 붕소질화물층, 붕소산질화물층, 규소질화물층, 또는규소산질화물층을포함하는확산필터층을기판상에성막하는단계, 및붕소산화물, 붕소산질화물, 또는그 조합을포함하는붕소도펀트층을확산필터층 상에성막하는단계를포함하며, 확산필터층 및붕소도펀트층이동일한재료를포함하지않는다는것을조건으로한다. 그러한방법은, 붕소도펀트층으로부터확산필터층을통한기판내로의붕소의제어된확산에의해서, 기판내에초박형붕소도펀트영역을형성하기위해서기판을열처리하는단계를더 포함한다.

2. 发明公开

KR20180019076A FINFET 도핑을 위한 이중 높이 유리 审中-公开
标题翻译：用于FINFET掺杂的双高度玻璃
公开(公告)号：KR20180019076A
公开(公告)日：2018-02-23
申请号：KR20177033371
申请日：2015-06-22
申请人： INTEL CORP
发明人： LEE CHEN GUAN , YANG LU , PARK JOODONG , JAN CHIA HONG
IPC分类号： H01L29/66 , H01L29/78
CPC分类号： H01L29/785 , H01L29/66803
摘要： 집적회로에서전계효과트랜지스터구조체의핀을도핑하기위한이중높이유리가설명된다. 일례에서, 방법은 FinFET 구조체의핀 위에유리층을도포하는단계 - 상기핀은소스/드레인영역및 게이트영역을가짐 -, 상기게이트영역위에폴리실리콘층을도포하는단계, 상기폴리실리콘을도포한후 상기소스/드레인영역으로부터상기유리층의부분을제거하는단계, 상기유리를열적으로어닐링하여도펀트들을상기핀 안으로유도하는단계, 및상기소스/드레인영역위에에피택셜층을도포하는단계를포함한다.
摘要翻译：描述了用于在集成电路中掺杂场效应晶体管结构的鳍的双高度玻璃。在一个示例中，该方法包括在FinFET结构的鳍上方施加玻璃层，鳍具有源极/漏极区和栅极区，在栅极区上施加多晶硅层，从源极/漏极区域移除部分玻璃层;热退火玻璃以将掺杂剂引导到鳍片中;以及在源极/漏极区域上施加外延层。

3. 发明授权

KR101686083B1 등각 금속 게이트 전극을 갖고 게이트 유전체 계면이 질소 도핑된 비평면 III-V 전계 효과 트랜지스터 및 모바일 컴퓨팅 플랫폼 有权
标题翻译：具有共形金属栅电极和氮掺杂栅极介电界面的非平面III-V场效应晶体管和移动计算平台
公开(公告)号：KR101686083B1
公开(公告)日：2016-12-28
申请号：KR1020157002297
申请日：2013-06-12
申请人： 인텔 코포레이션
发明人： 듀이,길버트 , 차우,로버트,에스. , 라도사블제빅,마르코 , 덴,한,우이 , 클린데닝,스캇,비. , 필라리세티,라비
IPC分类号： H01L29/772
CPC分类号： H01L29/66803 , B82Y10/00 , H01L21/2233 , H01L21/228 , H01L21/28264 , H01L29/0665 , H01L29/0673 , H01L29/20 , H01L29/42392 , H01L29/66522 , H01L29/78681 , H01L29/78696
摘要： 비평면트랜지스터채널영역의 III-V족반도체표면과의고 유전율게이트유전체계면이질소로무방향성도핑된다. 나노와이어실시예들에서, 고유전율게이트유전체계면의무방향성질소도핑은, 액체, 증기, 기체, 플라즈마또는고체상태의질소소스에노출시킴으로써등각게이트전극퇴적이전에또는그와동시에수행된다. 실시예들에서, 게이트전극금속은게이트유전체위에등각으로퇴적되며, 비평면 III-V 반도체계면을따라게이트유전체내에질소를균일하게축적하기위해어닐링이수행된다.
摘要翻译：与非平面晶体管沟道区域的III-V半导体表面的高介电栅极介电界面掺杂有氮。在实施方案中的纳米线例如，高k栅极电介质界面占空比芳香氮掺杂进行的液体，蒸汽和气体，并且每个前的沉积或通过暴露于等离子体等，或在固体状态下的同时，所述氮源的栅极电极。在实施例中，栅极电极的金属被沉积在每个等上的栅极电介质的，关键的退火被执行以沿III-V族半导体表面表面均匀地积聚在栅极电介质上的氮。

4. 发明公开

KR1020160145201A 등각 금속 게이트 전극을 갖고 게이트 유전체 계면이 질소 도핑된 비평면 III-V 전계 효과 트랜지스터 审中-实审
标题翻译： III-V非平面III-V场效应晶体管，具有一致的金属栅极电极，栅极电介质界面的掺杂
公开(公告)号：KR1020160145201A
公开(公告)日：2016-12-19
申请号：KR1020167034309
申请日：2013-06-12
申请人： 인텔 코포레이션
发明人： 듀이,길버트 , 차우,로버트,에스. , 라도사블제빅,마르코 , 덴,한,우이 , 클린데닝,스캇,비. , 필라리세티,라비
IPC分类号： H01L29/772
CPC分类号： H01L29/66803 , B82Y10/00 , H01L21/2233 , H01L21/228 , H01L21/28264 , H01L29/0665 , H01L29/0673 , H01L29/20 , H01L29/42392 , H01L29/66522 , H01L29/78681 , H01L29/78696 , H01L29/772
摘要： 비평면트랜지스터채널영역의 III-V족반도체표면과의고 유전율게이트유전체계면이질소로무방향성도핑된다. 나노와이어실시예들에서, 고유전율게이트유전체계면의무방향성질소도핑은, 액체, 증기, 기체, 플라즈마또는고체상태의질소소스에노출시킴으로써등각게이트전극퇴적이전에또는그와동시에수행된다. 실시예들에서, 게이트전극금속은게이트유전체위에등각으로퇴적되며, 비평면 III-V 반도체계면을따라게이트유전체내에질소를균일하게축적하기위해어닐링이수행된다.
摘要翻译：具有非平面晶体管沟道区域的III-V族半导体表面的高k栅极电介质界面是非定向掺杂氮气的。在纳米线实施例中，通过将栅极电介质暴露于液体，蒸汽，气体，等离子体或固态氮源中，在共形栅电极沉积之前或同时进行高k栅极电介质界面的非定向氮掺杂。在实施例中，栅极电极金属被共形沉积在栅极电介质上，并且执行退火以沿着非平面III-V半导体界面均匀地在栅极电介质内积累氮。

5. 发明公开

KR1020160110507A 좁은 반도체 구조체들의 이온 주입을 위한 기술들 审中-实审
标题翻译：用于半导体结构的离子注入技术
公开(公告)号：KR1020160110507A
公开(公告)日：2016-09-21
申请号：KR1020167022875
申请日：2015-01-13
申请人： 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크.
发明人： 웨이트,앤드류엠. , 라오,칼리파트남비벡
IPC分类号： H01L21/265 , H01L29/66
CPC分类号： H01L29/66803 , H01L21/26506 , H01L21/26513 , H01L21/26586 , H01L21/324
摘要： 반도체디바이스를프로세싱하기위한방법은, 얇은결정질반도체구조체내로제 1 이온들을포함하는제 1 이온주입을수행하는단계로서, 제 1 이온도우즈는얇은결정질반도체구조체의제 1 영역을비정질화하는단계; 얇은결정질반도체구조체의적어도제 1 영역내로도펀트종의도펀트이온들을포함하는제 2 이온주입을수행하는단계; 및제 1 주입이후에반도체디바이스의적어도하나의어닐링을수행하는단계로서, 제 1 및제 2 주입및 적어도하나의어닐링이후에, 얇은결정질반도체구조체는결함부들이없는단-결정질영역을형성하는, 단계를포함한다.

6. 发明授权

KR101635648B1 반도체 장치 및 그 제조 방법 有权
标题翻译：半导体装置及其制造方法
公开(公告)号：KR101635648B1
公开(公告)日：2016-07-01
申请号：KR1020107004473
申请日：2008-08-20
申请人： 에스아이아이 세미컨덕터 가부시키가이샤
发明人： 리사키도모미츠
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/0847 , H01L29/0692 , H01L29/4236 , H01L29/42376 , H01L29/66621 , H01L29/66636 , H01L29/66795 , H01L29/66803 , H01L29/7851
摘要： 게이트길이방향에대해수평으로복수개의트렌치를형성함으로써단위면적당게이트폭을증대시키는고구동능력가로형 MOS 에있어서, 소자면적을증가시키지않고추가로구동능력을향상시키기위해서, 반도체기판표면으로부터일정한깊이로형성된고저항제 1 도전형반도체의웰 영역과, 상기웰 영역의표면으로부터도중의깊이까지도달하는복수개의트렌치와, 상기트렌치가형성하는요철부의표면에형성된게이트절연막과, 상기트렌치내부에매설된게이트전극과상기트렌치양단부근을제외한상기요철부영역에있어서상기트렌치내부에매설된게이트전극과접촉하여기판표면에형성된게이트전극막과, 상기게이트전극막과접촉하여상기트렌치양단부근의트렌치내부에반도체기판표면보다깊은위치에표면이위치하도록매설된게이트전극막과, 상기게이트전극막과접촉되어있지않은반도체면으로부터상기웰 영역의깊이보다얕게형성된 2 개의저저항제 2 도전형반도체층인소스영역과드레인영역을갖는반도체장치로하였다.
摘要翻译：在高驱动能力横向MOS增大栅极宽度的每单位面积以形成多个沟槽的水平相对于栅极长度方向中，为了进一步提高驾驶性能，而不从半导体衬底表面增加元件区域，以预定的深度，形成在多个沟槽的栅电极掩埋栅，并且其中所述沟槽中形成，直到的方式从所形成的高，低，项目第一导电类型阱区和所述半导体的阱区的表面的深度绝缘膜的表面不规则部分，所述沟槽的内部和沟槽在不平坦部分区域，除了两端部的附近，并与嵌入的沟槽内与栅电极膜，并在沟槽的两个端部附近所形成的半导体衬底的衬底表面上在沟槽中的栅极电极膜接触的栅电极接触掩埋栅极电极膜使其表面位于比表面更深的位置，空气是不被半导体表面，其具有源极区和漏极区的两个jeojeo 0.2导电类型半导体层被形成为比所述阱区的深度浅的半导体器件。

7. 发明公开

KR1020160040433A 반도체 기판의 제조 방법 审中-实审
标题翻译：生产半导体基板的方法
公开(公告)号：KR1020160040433A
公开(公告)日：2016-04-14
申请号：KR1020150139143
申请日：2015-10-02
申请人： 도오꾜오까고오교 가부시끼가이샤
发明人： 사와다요시히로
IPC分类号： H01L21/225 , H01L21/02
CPC分类号： H01L21/0206 , H01L21/2225 , H01L21/2255 , H01L21/228 , H01L29/66803
摘要： (과제) 나노미터스케일의미소한공극을갖는삼차원구조를그 표면에구비하는반도체기판을사용하는경우라도, 미소한공극의내표면전체면을포함하여, 반도체기판의확산제조성물이도포된지점전체에, 반도체기판에서의결함의발생을억제하면서, 양호하고또한균일하게불순물확산성분을확산시킬수 있는반도체기판의제조방법을제공하는것. (해결수단) 불순물확산성분 (A) 과, 가수분해에의해실란올기를생성할수 있는 Si 화합물 (B) 을함유하는확산제조성물을사용하여, 반도체기판표면에 30 ㎚이하의막 두께의도포막을형성함으로써, 도포막으로부터반도체기판에, 불순물확산성분을양호하고또한균일하게확산시킨다.
摘要翻译：本发明提供一种制造半导体衬底的方法，该半导体衬底可以在半导体衬底的扩散化合物的整个部分上均匀地扩散杂质扩散组分，同时防止在半导体衬底上产生缺陷，包括整个内部即使使用具有纳米级微孔的三维结构的表面上的半导体基板，也可以使用微细孔的表面。通过使用含有能够通过水解产生硅烷醇基含量的杂质扩散组分（A）和Si化合物（B）的扩散化合物，在半导体衬底上形成厚度为30nm以下的涂膜，因此杂质扩散组分可以从涂膜精细均匀地扩散到半导体衬底中。

8. 发明授权

KR101581053B1 배향된 주입에 의한 ｆｉｎＦＥＴ 스페이서 형성 有权
标题翻译：通过面向植入形成的FINFET间隙
公开(公告)号：KR101581053B1
公开(公告)日：2015-12-30
申请号：KR1020100108423
申请日：2010-11-02
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 쳉캉구오 , 팔터메이어조나단이 , 바스커비라라가반에스 , 도리스브루스비
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/66795 , H01L21/26586 , H01L21/823431 , H01L29/66803 , H01L29/785
摘要： 기판상에형성된반도체재료의핀의일부를덮는게이트스택의길이를따라거의균일한프로파일을갖는스페이서를포함하는 finFET은스페이서재료를핀과게이트스택양자에등각증착하고, 핀상에증착된스페이서재료에만선택적으로손상을유발하도록게이트스택에대략평행하게소정각도의이온불순물주입을수행함으로써제공된다. 소정각도의주입에의해유발되는손상으로인해, 핀상의스페이서재료는게이트스택상의스페이서재료에대해높은선택성을갖고식각될수 있다.

9. 发明公开

KR1020150119814A FINFET 디바이스를 위한 방법 및 구조체 有权
标题翻译： FINFET器件的方法和结构
公开(公告)号：KR1020150119814A
公开(公告)日：2015-10-26
申请号：KR1020150053099
申请日：2015-04-15
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 칭쿠오-쳉 , 풍카-힝 , 창치-셍 , 우지키앙
IPC分类号： H01L29/78
CPC分类号： H01L27/0924 , H01L21/02236 , H01L21/02238 , H01L21/02255 , H01L21/02532 , H01L21/30604 , H01L21/311 , H01L21/31144 , H01L21/823807 , H01L21/823814 , H01L21/823821 , H01L21/823828 , H01L21/823842 , H01L27/0922 , H01L29/0673 , H01L29/16 , H01L29/161 , H01L29/165 , H01L29/167 , H01L29/495 , H01L29/4966 , H01L29/517 , H01L29/66803 , H01L29/6681 , H01L29/66818 , H01L29/785 , H01L29/7851 , H01L29/7853
摘要： 본개시는핀형전계효과트랜지스터(FinFET)를제조하는방법을제공한다. 이방법은기판위에제1 핀구조체를형성하는단계, n타입 FET 영역의제1 게이트영역에서제1 핀구조체를노출하기위해기판위에패턴화된산화하드마스크(oxidation-hard-mask, OHM)를형성하는단계, 제1 게이트영역의제1 핀구조체의중간부위에반도체산화물피처를형성하는단계, PFET 영역에제2 핀구조체를형성하는단계, 더미게이트들을형성하는단계, 소스/드레인(S/D) 피처들을형성하는단계, 더미게이트들을 NFET 영역의제1 하이-k/금속게이트(HK/MG) 및 PFET 영역의제2 HK/MG로대체하는단계를포함한다.
摘要翻译：本公开提供了一种制造鳍状场效应晶体管（FinFET）的方法。该方法包括以下步骤：在衬底上形成第一鳍结构; 在衬底上形成图案化的氧化 - 硬掩模（OHM），以暴露n型FET区域的第一栅极区域中的第一鳍结构; 在所述第一栅极区域中的所述第一鳍结构的中间部分中形成半导体氧化物特征; 在PFET区域中形成第二鳍结构; 形成虚拟门; 形成源/漏（S / D）特征; 并且通过NFET区域中的第一高k /金属栅极（HK / MG）和PFET区域中的第二HK / MG替换伪栅极。

10. 发明公开

KR1020150073119A FINFET 웰 도핑을 위한 메커니즘을 포함하는 반도체 디바이스 구조물 및 그 제조방법 有权
标题翻译： FINFET井下机械
公开(公告)号：KR1020150073119A
公开(公告)日：2015-06-30
申请号：KR1020140184650
申请日：2014-12-19
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 차이춘시웅 , 린얀팅 , 완클레멘트싱젠
IPC分类号： H01L29/78
CPC分类号： H01L29/66803 , H01L21/324 , H01L29/785 , H01L29/7856
摘要： 본개시물에설명된 finFET 디바이스들의웰들을도핑하기위한메커니즘들의실시예들은웰 영역들을도핑하기위하여도핑된필름들을성막하는것을이용한다. 메커니즘들은도핑된웰 영역들옆에채널영역들내의낮은도펀트농도를유지하는것을가능하게한다. 결과적으로, 트랜지스터성능은크게향상될수 있다. 메커니즘은트랜지스터들에대한격리구조물들을형성하기이전에도핑된필름들을성막하는것을수반한다. 도핑된필름들내의도펀트들은핀들근처의웰 영역들을도핑하는데사용된다. 격리구조물들은유동성유전체재료로채워지며, 유동성유전체재료는마이크로파어닐링의사용으로실리콘산화물로변환된다. 마이크로파어닐링은도펀트확산을야기하지않고유동성유전체재료의실리콘산화물로의변환을가능하게한다. 부가적인웰 주입들이딥 웰들을형성하기위하여수행될수 있다. 마이크로파어닐링(들)은기판및 핀들내의결함들을어닐링하는데사용될수 있다.
摘要翻译：在本发明中描述的finFET器件的掺杂阱的机理的实施例利用沉积掺杂的膜来掺杂阱区。这些机制使得能够维持在掺杂阱区域旁边的沟道区域中的低掺杂剂浓度。结果，可以大大提高晶体管的性能。这些机制涉及在形成用于晶体管的隔离结构之前沉积掺杂的膜。掺杂膜中的掺杂剂用于掺杂鳍片附近的阱区域。隔离结构填充有可流动的电介质材料，其使用微波退火将其转化为氧化硅。微波退火使得可流动电介质材料能够转化为氧化硅而不会引起掺杂剂扩散。可以进行另外的井注入以形成深井。微波退火可以用于退火衬底和鳍片中的缺陷。

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