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1. 发明授权

KR101779384B1 반도체소자 제조방법 有权
标题翻译：半导体器件制造方法
公开(公告)号：KR101779384B1
公开(公告)日：2017-09-19
申请号：KR1020130023548
申请日：2013-03-05
申请人： 매그나칩 반도체 유한회사
发明人： 강수창 , 김영재
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7827 , H01L29/0653 , H01L29/0865 , H01L29/0869 , H01L29/1095 , H01L29/41766 , H01L29/4236 , H01L29/66666 , H01L29/66727 , H01L29/66734 , H01L29/66787 , H01L29/7813
摘要： 본발명은반도체소자제조방법에관한것으로, 개시된구성은에피텍셜층을포함하는반도체기판을제공하는단계와; 상기반도체기판의에피텍셜층내부에하부트렌치부보다상부트렌치부폭이넓은트렌치를형성하는단계와; 상기트렌치의내부표면상에게이트절연막을형성하는단계와; 상기트렌치내부의게이트절연막상에게이트를형성하는단계와; 상기게이트를포함한트렌치내부의게이트절연막상에층간절연막패턴을형성하는단계와; 상기트렌치의상부트렌치부의측벽과접해있는반도체기판내부에소스영역을형성하는단계와; 상기반도체기판의에피텍셜층내에바디영역을형성하는단계와; 상기소스영역및 상기바디영역을콘택하는금속으로채워진콘택트렌치영역을형성하는단계; 및상기콘택트렌치하부에상기바디영역과동일한타입의고농도불순물영역을형성하는단계;를포함하여구성된다.
摘要翻译：本发明涉及一种制造半导体器件的方法，所公开的布置包括：提供包括外延层的半导体衬底; 在所述半导体衬底的外延层中形成具有比所述下沟槽部分更大的上沟槽宽度的沟槽; 在沟槽的内表面上形成栅极绝缘膜; 在沟槽内的栅极绝缘膜上形成栅极; 在包括栅极的沟槽中的栅极绝缘膜上形成层间绝缘膜图案; 在半导体衬底中形成与沟槽的上沟槽部分的侧壁接触的源区; 在半导体衬底的外延层中形成体区; 形成接触源区和本体区的金属填充的接触扳手区域; 并在接触扳手下形成与体区相同类型的高浓度杂质区。

2. 发明授权

KR101715762B1 반도체 소자 有权
标题翻译：半导体器件
公开(公告)号：KR101715762B1
公开(公告)日：2017-03-14
申请号：KR1020100077474
申请日：2010-08-11
申请人： 삼성전자주식회사
发明人： 김용돈 , 이응규 , 배성렬 , 김수방 , 장동은
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7816 , H01L29/0653 , H01L29/0696 , H01L29/0865 , H01L29/1095 , H01L29/42368 , H01L29/4238 , H01L29/66681
摘要： 반도체소자가제공된다. 반도체소자는기판내에형성되고제1 도전형의도펀트로도핑된보디(body) 영역, 및보디영역상에배치된게이트패턴을포함한다. 게이트패턴은제1 방향으로연장하고균일한폭을갖는라인부(line portion) 및라인부의일단에서연장하는벤딩부(bending portion)를포함하되, 라인부아래의채널영역은제1 방향에수직한제2 방향으로제1 채널길이를갖고, 벤딩부아래의채널영역은제2 방향과다른방향으로제1 채널길이보다긴 제2 채널길이를갖는일부분을포함한다.
摘要翻译：半导体器件包括第一导电类型的主体区域和设置在身体区域上的栅极图案。栅极图案具有在第一方向上延伸并且具有均匀宽度的直线部分和从直线部分的一端延伸的弯曲部分。位于弯曲部分下方的通道区域的部分构成长度大于由位于直线部分下方的通道区域的部分构成的通道的长度的通道。

3. 发明公开

KR1020160059863A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020160059863A
公开(公告)日：2016-05-27
申请号：KR1020140161945
申请日：2014-11-19
申请人： 삼성전자주식회사
发明人： 노진현 , 김수태 , 유재현 , 이병렬 , 전종성
IPC分类号： H01L29/78
CPC分类号： H01L29/063 , H01L27/0886 , H01L27/092 , H01L27/0922 , H01L29/0619 , H01L29/0653 , H01L29/0696 , H01L29/0847 , H01L29/0865 , H01L29/0882 , H01L29/1054 , H01L29/1095 , H01L29/161 , H01L29/165 , H01L29/408 , H01L29/4238 , H01L29/66545 , H01L29/66659 , H01L29/7816 , H01L29/7835 , H01L29/785 , H01L29/7851
摘要： 문턱전압(threshold voltage)가낮으면서, 온저항(Ron)이감소된반도체장치를제공하는것이다. 상기반도체장치는기판상에상기기판과다른격자상수를갖는물질을포함하는채널층, 상기채널층상의제1 게이트전극, 상기제1 게이트전극의일측에배치되는제1 도전형의제1 소오스영역, 상기제1 소오스영역의하부에배치되고, 상기제1 소오스영역을둘러싸는제2 도전형의제1 바디영역, 상기제1 게이트전극의타측에배치되는제1 도전형의제1 드레인영역, 상기제1 드레인영역의하부에배치되고, 상기제1 드레인영역을둘러싸는제1 도전형의제1 드리프트영역, 및상기채널층및 상기제1 드리프트영역내에배치되고, 상기제1 드리프트영역보다불순물의농도가높은제1 스터드영역을포함한다.
摘要翻译：本发明的目的是提供一种具有低阈值电压和降低的导通电阻（Ron）的半导体器件。半导体器件包括：在衬底上的包括具有不同于衬底的晶格常数的材料的沟道层; 沟道层上的第一栅电极; 布置在所述第一栅电极的一侧上的第一导电类型的第一源区; 第二导电类型的第一体区，布置在第一源区的下侧并且围绕第一源区; 布置在所述第一栅电极的另一侧上的所述第一导电类型的第一漏区; 所述第一导电类型的第一漂移区域布置在所述第一漏极区域的下侧并且围绕所述第一漏极区域; 以及布置在沟道层和第一漂移区内部并且具有比第一漂移区域高的杂质浓度的第一螺柱区域。

4. 发明公开

KR1020160005928A 전력 반도체 소자 审中-实审
标题翻译：功率半导体器件
公开(公告)号：KR1020160005928A
公开(公告)日：2016-01-18
申请号：KR1020140085052
申请日：2014-07-08
申请人： 삼성전기주식회사
发明人： 모규현 , 서동수 , 장창수 , 박재훈 , 송인혁
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/0634 , H01L29/0865 , H01L29/1095 , H01L29/42356 , H01L29/7397 , H01L29/7813 , H01L29/7827 , H01L29/7804
摘要： 본개시의일 실시예에따른전력반도체소자는제1 도전형의반도체기판; 상기반도체기판상부에배치되며, 제1 도전형필러(pillar)와제2 도전형필러가교대로배열되는수퍼정션(super junction)부; 및상기제1 도전형필러상부에배치되는 3차원게이트부;를포함할수 있다. 상기제1 도전형필러상부에상기 3차원게이트가배치됨으로써, 상기제1 및제2 도전형필러의폭을감소시킬수 있어소자사이즈를효과적으로감소시킬수 있다.
摘要翻译：根据本公开的实施例的功率半导体器件可以包括第一半导体衬底; 配置在所述第一半导体基板的上部的超接合部，具有交替配置的第一导电型支柱和第二导电型支柱，以及设置在第一导电型支柱的上部的三维门部。三维门部分布置在第一导电型柱的上部，以减小第一和第二导电型柱的宽度，从而有效地减小了装置尺寸。

5. 发明公开

KR1020140110208A 반도체소자 및 그 제조방법 审中-实审
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020140110208A
公开(公告)日：2014-09-17
申请号：KR1020130023547
申请日：2013-03-05
申请人： 매그나칩 반도체 유한회사
发明人： 김영재 , 강수창
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/1079 , H01L21/76224 , H01L21/76232 , H01L29/0653 , H01L29/0865 , H01L29/0869 , H01L29/1095 , H01L29/41766 , H01L29/4236 , H01L29/66666 , H01L29/66719 , H01L29/66727 , H01L29/66734 , H01L29/7813 , H01L29/7827
摘要： The present invention relates to a semiconductor device and a manufacturing method thereof. The disclosed semiconductor device includes a semiconductor substrate which includes an epitaxial layer; a trench which is formed inside the epitaxial layer of the semiconductor substrate, wherein an upper trench part has a wider width than that of a lower trench part; a gate insulating film which is formed on the surface inside the trench; a gate which is formed on the gate insulating film inside the trench; an interlayer insulating film pattern which is formed on the gate insulating film inside the trench including the gate; a source region which is formed in the semiconductor substrate in contact with the sidewall of the upper trench part of the trench; a body region which is formed within the epitaxial layer of the semiconductor substrate; a contact trench region which is filled with metal in contact with the source region and the body region; and a high-density impurity region which is formed on the lower part of the contact trench, wherein the high-density purity region has the same type as the body region.
摘要翻译：半导体器件及其制造方法技术领域本发明涉及半导体器件及其制造方法。所公开的半导体器件包括：包括外延层的半导体衬底; 形成在所述半导体衬底的外延层内的沟槽，其中上沟槽部分具有比下沟槽部分宽的宽度; 形成在沟槽内的表面上的栅极绝缘膜; 栅极，其形成在沟槽内的栅极绝缘膜上; 形成在包括栅极的沟槽内的栅极绝缘膜上的层间绝缘膜图案; 源极区，形成在与沟槽的上沟槽部分的侧壁接触的半导体衬底中; 形成在所述半导体衬底的外延层内的体区; 接触沟槽区域，其被填充有与源区域和身体区域接触的金属; 以及形成在接触沟槽的下部的高密度杂质区域，其中高密度纯度区域具有与体区相同的类型。

6. 发明公开

KR1020140091956A 이중 병렬 채널 구조를 갖는 반도체 소자 및 상기 반도체 소자의 제조 방법 审中-实审
标题翻译：包括双平行通道结构的半导体器件及其制造方法
公开(公告)号：KR1020140091956A
公开(公告)日：2014-07-23
申请号：KR1020130004038
申请日：2013-01-14
申请人： 삼성전자주식회사
发明人： 엄창용 , 신재광
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7813 , H01L21/2815 , H01L29/0865 , H01L29/1095 , H01L29/42376 , H01L29/4238 , H01L29/66734 , H01L29/7803
摘要： Disclosed are a semiconductor device including a dual parallel channel structure capable of reducing on-resistance and attenuating application of a great electric field to a lower gate oxide layer and a method of fabricating the same. The disclosed semiconductor device may include a substrate including a drift region doped with a first conductive type; a trench vertically etched on the top surface of the substrate; a gate disposed along a sidewall at the inside of the trench; gate oxide layers disposed between the sidewall of the trench and the gate and between the bottom of the trench and the gate, respectively; a first conductive type first source region formed on the top surface of the substrate; a first conductive type second source region formed on the bottom surface of the trench; a first well region formed between the first source region and the drift region and doped with a second conductive type electrically inverse to the first conductive type; and a second conductive type second well region formed between the second source region and the drift region.
摘要翻译：公开了一种半导体器件及其制造方法，该半导体器件包括能够减小导通电阻和衰减对较低栅氧化层的大电场的双平行沟道结构。所公开的半导体器件可以包括：衬底，其包括掺杂有第一导电类型的漂移区; 在衬底的顶表面上垂直蚀刻的沟槽; 沿着沟槽内侧的侧壁设置的栅极; 分别设置在沟槽的侧壁和栅极之间以及沟槽的底部和栅极之间的栅极氧化物层; 形成在所述基板的上表面上的第一导电型第一源极区域; 形成在沟槽的底表面上的第一导电类型的第二源极区; 形成在第一源极区域和漂移区域之间并且掺杂有与第一导电类型电反向的第二导电类型的第一阱区域; 以及形成在第二源极区域和漂移区域之间的第二导电类型的第二阱区域。

7. 发明公开

KR1020140012123A 반도체장치 및 그 제조방법 审中-实审
公开(公告)号：KR1020140012123A
公开(公告)日：2014-01-29
申请号：KR1020137026404
申请日：2012-02-21
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 쿠보슌지
IPC分类号： H01L29/78 , H01L27/088
CPC分类号： H01L29/0847 , H01L29/0615 , H01L29/0653 , H01L29/0692 , H01L29/0696 , H01L29/086 , H01L29/0865 , H01L29/0878 , H01L29/1045 , H01L29/1095 , H01L29/42368 , H01L29/4238 , H01L29/66659 , H01L29/66689 , H01L29/7816 , H01L29/7835 , H01L27/088 , H01L29/66681
摘要： 반도체기판(SUB)에서의 주표면으로부터 소정의 깊이에 걸쳐 N형 웰(NW)이 형성되고, 그 N형 웰(NW)에는 P형 웰(PW)과 N형 드레인 영역(ND)이 형성되어 있다. P형 웰(PW)에는, N형 소스 영역(NS), N+형 소스 영역(NNS) 및 P+형 불순물 영역(BCR)이 형성되어 있다. N형 소스 영역(NS)은, N+형 소스 영역(NNS)의 바로 아래에 위치하는 영역에 형성되며, P+형 불순물 영역(BCR)의 바로 아래에 위치하는 영역에는 형성되지 않고, P+형 불순물 영역(BCR)이 P형 웰(PW)에 직접 접하고 있다.

8. 发明公开

KR1020140011910A 반도체 장치 및 관련 제조 방법 有权
标题翻译：半导体器件及相关制造方法
公开(公告)号：KR1020140011910A
公开(公告)日：2014-01-29
申请号：KR1020127003525
申请日：2011-02-12
申请人： 엔엑스피 유에스에이, 인코포레이티드
发明人： 왕,페일린 , 첸,징징 , 드프레서트,에두아르디.
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7813 , H01L21/26586 , H01L29/0865 , H01L29/0869 , H01L29/1095 , H01L29/42376 , H01L29/4238 , H01L29/456 , H01L29/66734 , H01L29/7825
摘要： 반도체 장치 구조체들 및 관련된 제조 방법들이 제공된다. 예시적인 반도체 장치 구조체(100)는 트렌치 게이트 구조체(114), 트렌치 게이트 구조체(114)에 인접한 몸체 영역(124), 몸체 영역(124) 아래에 있는 트렌치 게이트 구조체(114)에 인접한 드레인 영역(125), 몸체 영역(124) 내에 형성된 소스 영역(130), 및 몸체 영역(124)의 제1 부분 위에 있는 레터럴 게이트 구조체(118)를 포함한다. 몸체 영역(124)의 제1 부분은 트렌치 게이트 구조체(114)와 소스 영역(130) 사이에 배치된다. 일 실시예에서, 코너 영역(128)은 트렌치 게이트 구조체(114)에 인접한 몸체 영역(124) 내에 형성되어, 몸체 영역(124)의 제1 부분은 코너 영역과 소스 영역(130) 사이에 배치되고, 트렌치 게이트 구조체(114)에 인접한 몸체 영역(124)의 제2 부분은 코너 영역(128)과 드레인 영역(125) 사이에 배치되게 된다.

9. 发明公开

KR1020080027899A 실드 게이트 전계 효과 트랜지스터를 형성하는 구조 및방법 有权
标题翻译：用于形成屏蔽栅场效应晶体管的结构和方法
公开(公告)号：KR1020080027899A
公开(公告)日：2008-03-28
申请号：KR1020087002372
申请日：2006-06-29
申请人： 페어차일드 세미컨덕터 코포레이션
发明人： 그레브스토마스이. , 리들리로드니에스. , 크래프트네이든로렌스 , 돌니게리엠. , 예디낙조셉에이. , 코콘크리스토퍼보그슬러 , 칼라에이쇽비.
IPC分类号： H01L21/336
CPC分类号： H01L29/7813 , H01L21/26586 , H01L29/0865 , H01L29/0869 , H01L29/407 , H01L29/41766 , H01L29/4236 , H01L29/42368 , H01L29/42376 , H01L29/66719 , H01L29/66727 , H01L29/66734 , H01L29/7811
摘要： A field effect transistor is formed as follows. A trench is formed in a semiconductor region. A dielectric layer lining the trench sidewalls and bottom is formed. The trench is filled with a conductive material. The conductive material is recessed into the trench to thereby form a shield electrode in a bottom portion of the trench. The recessing of the conductive material includes isotropic etching of the conductive material. An inter-electrode dielectric (IED) is formed over the recessed shield electrode. ® KIPO & WIPO 2008
摘要翻译：场效应晶体管如下形成。在半导体区域中形成沟槽。形成衬在沟槽侧壁和底部的电介质层。沟槽填充有导电材料。导电材料凹陷到沟槽中，从而在沟槽的底部形成屏蔽电极。导电材料的凹陷包括导电材料的各向同性蚀刻。在凹形屏蔽电极上形成电极间电介质（IED）。 ®KIPO＆WIPO 2008

10. 发明授权

KR101920717B1 이중 병렬 채널 구조를 갖는 반도체 소자 및 상기 반도체 소자의 제조 방법 有权
公开(公告)号：KR101920717B1
公开(公告)日：2018-11-21
申请号：KR1020130004038
申请日：2013-01-14
申请人： 삼성전자주식회사
发明人： 엄창용 , 신재광
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7813 , H01L21/2815 , H01L29/0865 , H01L29/1095 , H01L29/42376 , H01L29/4238 , H01L29/66734 , H01L29/7803
摘要： 온저항을저감하고하부의게이트산화막에큰 전계가인가되는것을완화할수 있는이중병렬채널구조를갖는고전력용반도체소자및 상기반도체소자의제조방법이개시된다. 개시된반도체소자는, 제 1 도전형으로도핑된드리프트영역을갖는기판; 상기기판의상부표면을수직으로에칭하여형성된트렌치; 상기트렌치내부의측벽을따라배치된게이트; 상기트렌치의측벽과상기게이트사이및 상기트렌치의바닥과상기게이트사이에각각배치된게이트산화막; 상기기판의상부표면위에형성된제 1 도전형의제 1 소스영역; 상기트렌치의바닥면에형성된제 1 도전형의제 2 소스영역; 상기제 1 소스영역과드리프트영역사이에형성된것으로, 제 1 도전형과전기적으로반대인제 2 도전형으로도핑된제 1 우물영역; 및상기제 2 소스영역과드리프트영역사이에형성된제 2 도전형의제 2 우물영역;을포함할수 있다.

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