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1. 发明公开

KR1020160061023A 3차원 채널을 이용하는 반도체 장치 审中-实审
标题翻译：使用三维通道的半导体器件
公开(公告)号：KR1020160061023A
公开(公告)日：2016-05-31
申请号：KR1020140163378
申请日：2014-11-21
申请人： 삼성전자주식회사
发明人： 김관영 , 유재현 , 노진현 , 맹우열 , 전용우
IPC分类号： H01L29/78
CPC分类号： H01L27/0886 , H01L23/528 , H01L29/0649 , H01L29/0653 , H01L29/0865 , H01L29/0873 , H01L29/0882 , H01L29/4232 , H01L29/4236 , H01L29/7816 , H01L29/7835 , H01L29/785
摘要： 반도체장치및 그제조방법이제공된다. 상기반도체장치는제1 핀; 상기제1 핀과분리된제2 핀; 상기제1 핀과상기제2 핀을가로지르도록배치된게이트; 상기게이트의양측에배치되고, 제1 전압과전기적으로연결되고상기제1 핀내에형성된제1 도프트영역(doped region); 및상기게이트의양측에배치되고, 상기제1 전압과다른제2 전압과전기적으로연결되고상기제2 핀내에형성된제2 도프트영역을포함한다.
摘要翻译：提供一种半导体器件及其制造方法。半导体器件包括：第一引脚; 与所述第一销分离的第二销; 布置成跨越所述第一销和所述第二销的门; 第一掺杂区域，其布置在栅极的两侧，与第一电压电连接并形成在第一引脚内; 以及第二掺杂区域，其布置在栅极的两侧，与不同于第一电压的第二电压电连接，并形成在第二引脚内。本发明的目的是提供一种使用具有高击穿电压和低导通电阻的三维通道的半导体器件。

2. 发明公开

KR1020160060389A MOS 커패시터를 구비하는 반도체 소자 审中-实审
标题翻译：具有金属氧化物半导体电容器的MOS半导体器件
公开(公告)号：KR1020160060389A
公开(公告)日：2016-05-30
申请号：KR1020140162610
申请日：2014-11-20
申请人： 삼성전자주식회사
发明人： 유재현 , 노진현 , 김수태 , 이병렬 , 장성훈 , 전종성
IPC分类号： H01L27/108 , H01L29/94
CPC分类号： H01L29/94 , H01L27/0629 , H01L29/1041 , H01L29/7833 , H01L29/7838 , H01L29/7851
摘要： 반도체소자는제1 도핑농도를가지는제1 불순물확산영역과, 제1 불순물확산영역에의해포위되고제1 도핑농도와다른제2 도핑농도를가지는적어도하나의제2 불순물확산영역을포함하는기판과, 제1 불순물확산영역및 적어도하나의제2 불순물확산영역과대면하는적어도하나의전극과, 제1 불순물확산영역및 적어도하나의제2 불순물확산영역과전극과의사이에개재된적어도하나의절연막을포함한다.
摘要翻译：半导体器件包括：衬底，包括具有第一掺杂浓度的第一杂质扩散区域和具有不同于第一掺杂浓度的第二掺杂浓度的至少一个第二杂质扩散区域，并被第一杂质扩散区域围绕; 面向所述第一杂质扩散区域和所述至少一个第二杂质扩散区域的至少一个电极; 以及安装在第一杂质扩散区和至少一个第二杂质扩散区之间的至少一个绝缘层和电极。半导体器件包括金属氧化物半导体（MOS）电容器，其具有可以提供减小的最小电容（Cmin）以增加最大电容（Cmax）和Cmin之间的范围的结构。

3. 发明授权

KR102235613B1 MOS 커패시터를 구비하는 반도체 소자 有权
公开(公告)号：KR102235613B1
公开(公告)日：2021-04-02
申请号：KR1020140162610
申请日：2014-11-20
申请人： 삼성전자주식회사
发明人： 유재현 , 노진현 , 김수태 , 이병렬 , 장성훈 , 전종성
IPC分类号： H01L27/108 , H01L29/94
摘要： 반도체소자는제1 도핑농도를가지는제1 불순물확산영역과, 제1 불순물확산영역에의해포위되고제1 도핑농도와다른제2 도핑농도를가지는적어도하나의제2 불순물확산영역을포함하는기판과, 제1 불순물확산영역및 적어도하나의제2 불순물확산영역과대면하는적어도하나의전극과, 제1 불순물확산영역및 적어도하나의제2 불순물확산영역과전극과의사이에개재된적어도하나의절연막을포함한다.

4. 发明公开

KR1020160148272A 반도체 장치 및 그 제조 방법 审中-实审
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020160148272A
公开(公告)日：2016-12-26
申请号：KR1020150085053
申请日：2015-06-16
申请人： 삼성전자주식회사
发明人： 유재현 , 김관영 , 노진현 , 전기문 , 전용우
IPC分类号： H01L29/78 , H01L27/092
CPC分类号： H01L29/7816 , H01L29/0847 , H01L29/0878 , H01L29/1095 , H01L29/66659 , H01L29/66689 , H01L29/66795 , H01L29/7835 , H01L29/7851
摘要： 반도체장치및 그제조방법이제공된다. 상기반도체장치는, 기판내에형성되고, 제1 도전형의제1 불순물을포함하는제1 웰, 상기기판내에형성되고, 상기제1 도전형과다른제2 도전형의제2 불순물을포함하고, 제1 내지제3 부분을갖는제2 웰, 및상기제1 웰과상기제2 웰상에형성된게이트구조체를포함하고, 상기제2 부분은상기제1 부분과상기제3 부분사이에배치되고, 상기제1 부분과상기제3 부분은상기제2 부분보다깊게형성되고, 상기제1 부분과상기제3 부분의상기제2 불순물농도는상기제2 부분의상기제2 불순물농도보다높다.
摘要翻译：半导体器件包括：第一阱，其布置在衬底中并且包括第一导电类型的第一杂质;第二阱，设置在衬底中，包括不同于第一导电类型的第二导电类型的第二杂质，并且首先第三部分和形成在第一阱和第二阱上的栅极结构，其中第二部分设置在第一部分和第三部分之间，第一部分和第三部分形成得比第二部分更深，并且浓度第一部分和第三部分的第二杂质大于第二部分的第二杂质的浓度。

5. 发明公开

KR1020160059863A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020160059863A
公开(公告)日：2016-05-27
申请号：KR1020140161945
申请日：2014-11-19
申请人： 삼성전자주식회사
发明人： 노진현 , 김수태 , 유재현 , 이병렬 , 전종성
IPC分类号： H01L29/78
CPC分类号： H01L29/063 , H01L27/0886 , H01L27/092 , H01L27/0922 , H01L29/0619 , H01L29/0653 , H01L29/0696 , H01L29/0847 , H01L29/0865 , H01L29/0882 , H01L29/1054 , H01L29/1095 , H01L29/161 , H01L29/165 , H01L29/408 , H01L29/4238 , H01L29/66545 , H01L29/66659 , H01L29/7816 , H01L29/7835 , H01L29/785 , H01L29/7851
摘要： 문턱전압(threshold voltage)가낮으면서, 온저항(Ron)이감소된반도체장치를제공하는것이다. 상기반도체장치는기판상에상기기판과다른격자상수를갖는물질을포함하는채널층, 상기채널층상의제1 게이트전극, 상기제1 게이트전극의일측에배치되는제1 도전형의제1 소오스영역, 상기제1 소오스영역의하부에배치되고, 상기제1 소오스영역을둘러싸는제2 도전형의제1 바디영역, 상기제1 게이트전극의타측에배치되는제1 도전형의제1 드레인영역, 상기제1 드레인영역의하부에배치되고, 상기제1 드레인영역을둘러싸는제1 도전형의제1 드리프트영역, 및상기채널층및 상기제1 드리프트영역내에배치되고, 상기제1 드리프트영역보다불순물의농도가높은제1 스터드영역을포함한다.
摘要翻译：本发明的目的是提供一种具有低阈值电压和降低的导通电阻（Ron）的半导体器件。半导体器件包括：在衬底上的包括具有不同于衬底的晶格常数的材料的沟道层; 沟道层上的第一栅电极; 布置在所述第一栅电极的一侧上的第一导电类型的第一源区; 第二导电类型的第一体区，布置在第一源区的下侧并且围绕第一源区; 布置在所述第一栅电极的另一侧上的所述第一导电类型的第一漏区; 所述第一导电类型的第一漂移区域布置在所述第一漏极区域的下侧并且围绕所述第一漏极区域; 以及布置在沟道层和第一漂移区内部并且具有比第一漂移区域高的杂质浓度的第一螺柱区域。

6. 发明授权

KR102168302B1 3차원 채널을 이용하는 반도체 장치 有权
公开(公告)号：KR102168302B1
公开(公告)日：2020-10-22
申请号：KR1020140163378
申请日：2014-11-21
申请人： 삼성전자주식회사
发明人： 김관영 , 유재현 , 노진현 , 맹우열 , 전용우
IPC分类号： H01L29/78

7. 发明授权

KR102224525B1 레이아웃 디자인 시스템, 이를 이용하여 제조한 반도체 장치 및 그 반도체 장치의 제조 방법 有权
公开(公告)号：KR102224525B1
公开(公告)日：2021-03-08
申请号：KR1020140012160
申请日：2014-02-03
申请人： 삼성전자주식회사
发明人： 백강현 , 노진현 , 송태중 , 양기용 , 오상규
IPC分类号： G06F30/00 , H01L21/02
摘要： 레이아웃디자인시스템, 이를이용하여제조한반도체장치및 그반도체장치의제조방법이제공된다. 레이아웃디자인시스템은, 프로세서, 중간(intermediate) 디자인이저장된저장모듈및 프로세서를이용하여, 중간디자인을수정하는수정모듈을포함하되, 중간디자인은, 액티브영역과, 액티브영역상에배치된복수의더미디자인을포함하고, 각더미디자인은더미구조물과, 더미구조물의양 측에배치된더미스페이서를포함하고, 수정모듈은, 복수의더미디자인의일부영역의폭을수정한다.

8. 发明授权

KR102164721B1 반도체 장치 有权
公开(公告)号：KR102164721B1
公开(公告)日：2020-10-13
申请号：KR1020140161945
申请日：2014-11-19
申请人： 삼성전자주식회사
发明人： 노진현 , 김수태 , 유재현 , 이병렬 , 전종성
IPC分类号： H01L29/78

9. 发明公开

KR1020160093374A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020160093374A
公开(公告)日：2016-08-08
申请号：KR1020150014287
申请日：2015-01-29
申请人： 삼성전자주식회사
发明人： 유재현 , 노진현 , 전기문 , 전종성
IPC分类号： H01L29/78
CPC分类号： H01L29/7816 , H01L29/0619 , H01L29/063 , H01L29/165 , H01L29/7835 , H01L29/7848 , H01L29/7851 , H01L29/7831 , H01L29/785
摘要： 전류이동경로의전기장을감소시키면서, 온저항(Ron)이감소된반도체장치를제공하는것이다. 상기반도체장치는기판상의핀형패턴, 상기기판상에, 상기핀형패턴과교차하는게이트전극, 상기게이트전극의일측에배치되는제1 도전형의소오스영역, 상기소오스영역의하부의상기핀형패턴내에형성되고, 상기소오스영역을둘러싸는제2 도전형의바디영역, 상기게이트전극의타측에배치되는제1 도전형의드레인영역, 상기게이트전극과상기드레인영역사이에, 상기핀형패턴내에형성되는제2 도전형의필드분산영역, 및상기드레인영역의하부및 상기필드분산영역의하부의상기핀형패턴내에형성되고, 상기드레인영역및 상기필드분산영역을둘러싸는제1 도전형의드리프트영역을포함한다.
摘要翻译：提供了具有降低的导通电阻（Ron）以及从电流路径发出的减小的电场的半导体器件。半导体器件包括衬底上的鳍状图案，与衬底上的鳍状图案相交的栅极电极，设置在栅电极一侧的第一导电型源极区域，形成在鳍状图案内的第二导电型体区域在源极区域的周围并且围绕源极区域，设置在栅极电极的另一侧的第一导电型漏极区域，形成在栅极电极和漏极区域之间的鳍状图案内的第二导电型场致散散区域，以及形成在漏极区域和场分散区域之下的鳍状图案内并且包围漏极区域和场分散区域的第一导电型漂移区域。

10. 发明公开

KR1020160054305A 반도체 소자 및 그 제조 방법 审中-实审
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020160054305A
公开(公告)日：2016-05-16
申请号：KR1020140153739
申请日：2014-11-06
申请人： 삼성전자주식회사
发明人： 유재현 , 김관영 , 노진현 , 맹우열 , 전기문 , 전용우
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/1045 , H01L21/823412 , H01L21/823425 , H01L21/823431 , H01L21/823807 , H01L21/823821 , H01L27/088 , H01L27/0886 , H01L27/0924 , H01L29/0649 , H01L29/36 , H01L29/66545 , H01L29/7851 , H01L29/7816
摘要： 반도체소자는제1 도전형의활성영역을가지는기판과, 활성영역내에형성된제2 도전형의드리프트영역과, 드리프트영역위에서활성영역을덮는게이트와, 활성영역과게이트와의사이에개재된게이트절연막과, 드리프트영역내에서게이트와이격된위치에형성되고드리프트영역보다높은도핑농도를가지는제2 도전형의드레인영역과, 드리프트영역내에서드레인영역과이격되어있고게이트와드레인영역과의사이에형성된제1 도전형쉘로우웰 영역과, 게이트와드레인영역과의사이에서제1 도전형쉘로우웰 영역내에형성되고제1 도전형쉘로우웰 영역보다높은도핑농도를가지는제1 도전형의소스영역을포함한다.
摘要翻译：本发明的目的是提供能够提供优异的电气性能并确保扩展的安全操作区域的半导体器件。半导体器件包括：具有第一导电有源区的衬底; 形成在所述有源区中的第二导电漂移区; 第二导电漏极区域，其中栅极覆盖漂移区域上的有源区域; 布置在有源区和栅极之间的栅极绝缘膜; 具有比漂移区域更高的掺杂浓度的第二导电漏极区域，与漂移区域中的栅极分开布置; 布置在漂移区域中的栅极和漏极区域之间的第一导电浅阱区域; 以及在所述第一导电浅阱区域中布置在所述栅极和漏极区域之间的第一导电源区域，具有比所述第一导电浅阱区域更高的掺杂浓度。

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