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1. 发明公开

KR1020150028419A 반도체 장치 및 이의 제조 방법 审中-实审
标题翻译：半导体器件及制造半导体器件的方法
公开(公告)号：KR1020150028419A
公开(公告)日：2015-03-16
申请号：KR1020130106931
申请日：2013-09-06
申请人： 에스케이하이닉스 주식회사
发明人： 김명섭
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/06 , H01L21/265 , H01L21/26553 , H01L21/26586 , H01L29/0847 , H01L29/41741 , H01L29/66666 , H01L29/7827 , H01L29/0642 , H01L29/7802
摘要： 본 기술에 따른 반도체 장치는 반도체 기판; 반도체 기판으로부터 수직 연장되고, 상면에 그루브가 형성되는 다수의 필라; 필라 상면과 필라 상부의 측면 둘레를 감싸도록 형성되는 살리사이드막; 및 살리사이드막의 상면과 측면을 감싸도록 형성되는 하부전극;을 포함할 수 있다.
摘要翻译：半导体器件及其制造方法技术领域本发明涉及半导体器件及其制造方法。根据本发明的半导体器件包括半导体衬底，从半导体衬底垂直延伸的多个柱，每个柱包括形成在其上表面中的凹槽，形成为覆盖上表面和外周的每个支柱的上端和形成为覆盖自对准硅化物层的上表面和侧表面的下电极。

2. 发明授权

KR101344972B1 매립층에 대한 저-저항 콘택을 제공하기 위한 주입된 영역을 포함하는 반도체 소자의 제조 방법 및 관련 소자 有权
标题翻译：制造半导体器件的方法，包括用于提供低电阻接触到被覆层和相关器件的嵌入区域
公开(公告)号：KR101344972B1
公开(公告)日：2013-12-24
申请号：KR1020097011435
申请日：2007-11-01
申请人： 크리 인코포레이티드
发明人： 셰파드스콧티. , 수보로브알렉산더브이.
IPC分类号： H01L21/265 , H01L29/78 , H01L21/329 , B82Y30/00
CPC分类号： H01L21/2654 , H01L21/26553 , H01L29/66212 , H01L29/66446 , H01L29/66462 , H01L29/778 , H01L29/802 , H01L29/812
摘要： 반도체소자를제조하는방법은제1 도전형과제1 도펀트농도를갖는제1 반도체층을형성하는단계와상기제1 반도체층위에제2 반도체층을형성하는단계를포함한다. 상기제2 반도체층은상기제1 도펀트농도보다작은제2 도펀트농도를갖는다. 상기제2 반도체층을통하여확장되고상기제1 반도체층과접촉하는제1 도전형의주입된영역을형성하기위하여상기제2 반도체층안으로이온들이주입된다. 상기제2 반도체층의상기주입된영역위에제1 전극이형성되고, 상기주입된영역으로부터간격을갖고떨어진상기제2 반도체층의주입되지않은영역위에제2 전극이형성된다. 관련된소자들이또한논의된다.

3. 发明公开

KR1020120081072A 전계 효과 트랜지스터, 반도체 기판, 전계 효과 트랜지스터의 제조 방법, 및 반도체 기판의 제조 방법 无效
标题翻译：场效应晶体管，半导体基板，制造场效应晶体管的方法以及生产半导体基板的方法
公开(公告)号：KR1020120081072A
公开(公告)日：2012-07-18
申请号：KR1020127004562
申请日：2010-09-06
申请人： 스미또모 가가꾸 가부시키가이샤 , 도꾜 다이가꾸 , 내셔날 인스티튜트 오브 어드밴스드 인더스트리얼 사이언스 앤드 테크놀로지
发明人： 하따,마사히꼬 , 야마다,히사시 , 후꾸하라,노보루 , 다까기,신이찌 , 다께나까,미쯔루 , 요꼬야마,마사후미 , 야스다,데쯔지 , 우라베,유지 , 미야따,노리유끼 , 이따따니,다로 , 이시이,히로유끼
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7786 , H01L21/26553 , H01L29/4966 , H01L29/517 , H01L29/66318 , H01L29/66522
摘要： 본 발명은 게이트 절연층과, 상기 게이트 절연층에 접하는 제1 반도체 결정층과, 제1 반도체 결정층에 격자 정합 또는 의사 격자 정합하는 제2 반도체 결정층을 갖고, 상기 게이트 절연층, 상기 제1 반도체 결정층 및 상기 제2 반도체 결정층이 게이트 절연층, 제1 반도체 결정층, 제2 반도체 결정층의 순으로 배치되어 있고, 상기 제1 반도체 결정층이 In
x1 Ga
1-x1 As
y1 P
1-y1 (0 x2 Ga
1-x2 As
y2 P
1-y2 (0≤x2≤1, 0≤y2≤1, y2≠y1)이고, 상기 제1 반도체 결정층의 전자 친화력 E
a1 이 상기 제2 반도체 결정층의 전자 친화력 E
a2 보다 작은 전계 효과 트랜지스터를 제공한다.

4. 发明公开

KR1020080069424A 반도체 소자의 제조방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020080069424A
公开(公告)日：2008-07-28
申请号：KR1020070007121
申请日：2007-01-23
申请人： 에스케이하이닉스 주식회사
发明人： 심상옥
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/66621 , H01L21/26553 , H01L29/4236
摘要： A method for manufacturing a semiconductor device is provided to form bulb shaped trenches asymmetrically through a wet etching process, using etching difference between an ion injection section and the other sections for obtaining sufficient ball spacing, which is the distance between the gates. A method for manufacturing a semiconductor device comprises the steps of; forming a device isolation layer(11) in a semiconductor substrate(10); and etching the semiconductor substrate selectively to form bulb shaped trenches(20). The etching process is a wet etching process. The bulb shaped trenches are formed asymmetrically.
摘要翻译：提供了一种用于制造半导体器件的方法，通过湿蚀刻工艺不对称地形成灯泡状沟槽，使用离子注入部分和其它部分之间的蚀刻差来获得作为栅极之间的距离的足够的球间距。一种制造半导体器件的方法，包括以下步骤：在半导体衬底（10）中形成器件隔离层（11）; 并选择性地蚀刻半导体衬底以形成灯泡状沟槽（20）。蚀刻工艺是湿蚀刻工艺。灯泡状沟槽不对称地形成。

5. 发明公开

KR1020120123766A 반도체 소자 및 반도체 소자의 제조 방법 审中-实审
标题翻译：半导体器件及制造半导体器件的方法
公开(公告)号：KR1020120123766A
公开(公告)日：2012-11-12
申请号：KR1020110041295
申请日：2011-05-02
申请人： 삼성전자주식회사
发明人： 한승욱 , 야마다사토루
IPC分类号： H01L29/78 , H01L21/762 , H01L21/336
CPC分类号： H01L29/4236 , H01L21/2652 , H01L21/2658 , H01L21/76224 , H01L29/66621 , H01L21/26553 , H01L29/66477
摘要： PURPOSE: A semiconductor device and a manufacturing method are provided to generate a carrier cancellation effect in a domain which is adjacent to each body domain and source and drain by forming a poly silicon film pattern in which impurities of different conductivity type are doped inside a trench. CONSTITUTION: A poly silicon film pattern(109) is formed on a first trench inner wall which defines an active area. An element separation film structure(200) comprises an insulating structure filling up a remaining part of the first trench. The insulating structure comprises a first insulating layer pattern(120b) and a second insulating layer pattern(130) which is successively laminated. A gate structure(170) is formed on the active area of a substrate. A source and drain(180) is formed within the active area which is adjacent to the top of the poly silicon film pattern.
摘要翻译：目的：提供一种半导体器件和制造方法，通过形成在沟槽内掺杂不同导电类型的杂质的多晶硅图案，在与每个体畴和源极和漏极相邻的区域中产生载流子消除效应。构成：多晶硅膜图案（109）形成在限定有源区域的第一沟槽内壁上。元件分离膜结构（200）包括填充第一沟槽的剩余部分的绝缘结构。绝缘结构包括依次层压的第一绝缘层图案（120b）和第二绝缘层图案（130）。栅极结构（170）形成在衬底的有源区上。源极和漏极（180）形成在与多晶硅膜图案的顶部相邻的有源区域内。

6. 发明授权

KR1019940006710B1 MES FET의 제조방법 失效
标题翻译： MES FET的制造方法
公开(公告)号：KR1019940006710B1
公开(公告)日：1994-07-25
申请号：KR1019900012284
申请日：1990-08-10
申请人： 가부시끼가이샤 도시바
发明人： 이마무라소이치 , 스가도루
IPC分类号： H01L21/335
CPC分类号： H01L29/66871 , H01L21/26553
摘要： 내용 없음.

7. 发明公开

KR1020090090325A 매립층에 대한 저-저항 콘택을 제공하기 위한 주입된 영역을 포함하는 반도체 소자의 제조 방법 및 관련 소자 有权
标题翻译：制造半导体器件的方法，包括用于提供低电阻接触到被覆层和相关器件的嵌入区域
公开(公告)号：KR1020090090325A
公开(公告)日：2009-08-25
申请号：KR1020097011435
申请日：2007-11-01
申请人： 크리 인코포레이티드
发明人： 셰파드스콧티. , 수보로브알렉산더브이.
IPC分类号： H01L21/265 , H01L29/78 , H01L21/329 , B82Y30/00
CPC分类号： H01L21/2654 , H01L21/26553 , H01L29/66212 , H01L29/66446 , H01L29/66462 , H01L29/778 , H01L29/802 , H01L29/812 , H01L21/2253 , H01L21/02255 , H01L21/0257 , H01L21/2254 , H01L21/56 , H01L29/42312
摘要： Methods of fabricating a semiconductor device include forming a first semiconductor layer of a first conductivity type and having a first dopant concentration, and forming a second semiconductor layer on the first semiconductor layer. The second semiconductor layer has a second dopant concentration that is less than the first dopant concentration. Ions are implanted into the second semiconductor layer to form an implanted region of the first conductivity type extending through the second semiconductor layer to contact the first semiconductor layer. A first electrode is formed on the implanted region of the second semiconductor layer, and a second electrode is formed on a non-implanted region of the second semiconductor layer. Related devices are also discussed. ® KIPO & WIPO 2009
摘要翻译：制造半导体器件的方法包括形成第一导电类型的第一半导体层并具有第一掺杂剂浓度，以及在第一半导体层上形成第二半导体层。第二半导体层具有小于第一掺杂剂浓度的第二掺杂剂浓度。将离子注入到第二半导体层中以形成延伸穿过第二半导体层的与第一半导体层接触的第一导电类型的注入区。第一电极形成在第二半导体层的注入区上，第二电极形成在第二半导体层的非注入区上。还讨论了相关设备。 ®KIPO＆WIPO 2009

8. 发明授权

KR1019940007668B1 갈륨비소 금속반도체 전계효과 트랜지스터의 제조방법 失效
标题翻译： GAAS MESFET的制造方法
公开(公告)号：KR1019940007668B1
公开(公告)日：1994-08-22
申请号：KR1019910024510
申请日：1991-12-26
申请人： 한국전자통신연구원
发明人： 이경호 , 조경익 , 이용탁
IPC分类号： H01L29/78
CPC分类号： H01L29/66871 , H01L21/2258 , H01L21/2654 , H01L21/26553 , H01L21/2656
摘要： The method improves electrical characterisics of a GaAs MESFET by doping silicon on an ohmic contact area and recess etching an electrode area. The method comprises (A) vaporing a silicon layer (202) on a substrate (201); (B) injecting ion on a substrate to form an active region (204); (C) forming an ohmic electrode contact region and injecting ion on an active region (204); (D) forming a protective layer (206) on the whole surface of a substrate (201) and heating to diffuse silicon on a silicon layer (202) and a silicon layer (202); (F) recess etching a substrate using a third photosensitive layer and forming an ohmic electrode (208) on an etched region; and (G) forming a gate (209) by recess etching process.
摘要翻译：该方法通过在欧姆接触区域上掺杂硅并且凹陷蚀刻电极区域来改善GaAs MESFET的电特性。该方法包括：（A）在衬底（201）上蒸发硅层（202）; （B）在衬底上注入离子以形成有源区（204）; （C）形成欧姆电极接触区域并在有源区域（204）上注入离子; （D）在基板（201）的整个表面上形成保护层（206）并加热以在硅层（202）和硅层（202）上扩散硅; （F）使用第三感光层来蚀刻衬底并在蚀刻区域上形成欧姆电极（208）; 和（G）通过凹陷蚀刻工艺形成栅极（209）。

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