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1. 发明公开

KR1020170023310A 임베디드 회로 패턴을 가지는 패키지 기판, 제조 방법 및 이를 포함하는 반도체 패키지 审中-实审
标题翻译：封装衬底包括其相同的嵌入式电路图案制造方法和包括衬底的半导体封装
公开(公告)号：KR1020170023310A
公开(公告)日：2017-03-03
申请号：KR1020150117456
申请日：2015-08-20
申请人： 에스케이하이닉스 주식회사
发明人： 김명섭 , 김재영 , 문기일
IPC分类号： H01L23/485 , H01L23/043 , H01L23/32 , H01L23/14
CPC分类号： H01L21/4857 , H01L21/6835 , H01L23/49816 , H01L23/49827 , H01L2221/68345 , H01L2221/68386 , H01L2224/16 , H01L2224/48228 , H01L2924/15311 , H01L2924/181 , H05K1/181 , H05K3/007 , H05K3/4007 , H05K2203/0369 , H05K2203/041 , H05K2203/049 , H01L2924/00012
摘要： 도전층에분리트렌치(trench)들을형성하고, 이를채우는분리월(wall)들을가지는제1유전층을형성한후, 도전층을리세스(recess)하여분리월들사이에위치하는회로패턴들을형성하고, 회로패턴들을덮는제2유전층을형성한후, 제1 및제2유전층의일부를제거하여회로패턴들의일부영역들을접속부들로노출시키는패키지기판제조방법을제시한다.
摘要翻译：提供了一种制造封装衬底的方法。该方法可以包括在导电层中形成隔离沟槽，以及在导电层上形成第一介电层以提供填充隔离沟槽的隔离壁部分。该方法可以包括凹陷导电层以在由隔离壁部分限定和分隔的电路沟槽中形成电路图案。该方法可以包括形成覆盖电路图案的第二介电层，以及图案化第一和第二介电层以暴露电路图案的部分。电路图案的暴露部分可以用作连接器。

2. 发明公开

KR1020140026176A 디스터번스를 방지할 수 있는 가변 저항 메모리 장치 및 그 제조방법 无效
标题翻译：可防止干扰的可变存储器件及其制造方法
公开(公告)号：KR1020140026176A
公开(公告)日：2014-03-05
申请号：KR1020120093232
申请日：2012-08-24
申请人： 에스케이하이닉스 주식회사
发明人： 이승윤 , 박해찬 , 김명섭 , 홍성빈 , 이세호 , 서중원
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L45/1253 , H01L27/2409 , H01L45/06 , H01L45/1233 , H01L45/1293 , H01L45/16 , H01L45/1683 , H01L45/1691
摘要： A variable resistance memory device capable of preventing disturbance includes: a lower electrode formed at the upper part of a substrate; variable resistance positioned at the upper part of the lower electrode; an upper electrode positioned at the upper part of the variable resistance; and an inter-layer insulation film insulating the space between the variable resistance. The inter-layer insulation film partially includes an air gap region at least.
摘要翻译：能够防止干扰的可变电阻存储器件包括：形成在基板上部的下电极; 可变电阻位于下电极的上部; 位于可变电阻的上部的上电极; 并且层间绝缘膜绝缘可变电阻之间的空间。层间绝缘膜至少部分地包括气隙区域。

3. 发明授权

KR101069704B1 상변화 메모리 소자 및 그 제조 방법 失效
标题翻译：相变随机存取存储器件及其制作方法
公开(公告)号：KR101069704B1
公开(公告)日：2011-10-04
申请号：KR1020090101052
申请日：2009-10-23
申请人： 에스케이하이닉스 주식회사
发明人： 김명섭 , 최강식
IPC分类号： H01L27/115 , H01L21/8247
摘要： 개시되는상변화메모리소자는지정된크기의홀이형성된층간절연막, 층간절연막상에형성되는점착박막, 홀내에형성되는하부전극콘택및, 하부전극콘택및 점착박막과접촉되는상변화물질층을포함한다.

4. 发明公开

KR1020110086453A 상변화 메모리 장치의 제조 방법 失效
标题翻译：制造相变RAM的方法
公开(公告)号：KR1020110086453A
公开(公告)日：2011-07-28
申请号：KR1020100006195
申请日：2010-01-22
申请人： 에스케이하이닉스 주식회사
发明人： 김명섭
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L45/06 , G11C13/0004 , H01L45/1233 , H01L45/143 , H01L45/144 , H01L45/1683
摘要： PURPOSE: A method for manufacturing a phase change memory device is provided to reduce resistance distribution in the upper/lower areas of a lower electrode contact, thereby increasing the performance and integration rate of the phase change memory device. CONSTITUTION: A first conductive film(152) is deposited on an interlayer insulating film(140) and a lower electrode contact hole. A second conductive film is deposited on the first conductive film to fill the lower electrode contact hole. The first and second conductive films are anisotropically etched so that a first lower electrode contact is formed in the lower part of the lower electrode contact hole. A spacer(160) covers the first conductive film. A gap-fill insulating film(185) is formed on the spacer and the first lower electrode contact.
摘要翻译：目的：提供一种用于制造相变存储器件的方法，以减小下部电极接触件的上部/下部区域中的电阻分布，从而提高相变存储器件的性能和积分率。构成：第一导电膜（152）沉积在层间绝缘膜（140）和下电极接触孔上。第二导电膜沉积在第一导电膜上以填充下电极接触孔。第一和第二导电膜被各向异性地蚀刻，使得第一下电极接触形成在下电极接触孔的下部。间隔物（160）覆盖第一导电膜。间隔填充绝缘膜（185）形成在间隔物和第一下电极接触件上。

5. 发明授权

KR101035145B1 상변화 기억 소자 및 그 제조방법 失效
标题翻译：相变RAM器件及其制造方法
公开(公告)号：KR101035145B1
公开(公告)日：2011-05-17
申请号：KR1020080081474
申请日：2008-08-20
申请人： 에스케이하이닉스 주식회사
发明人： 김명섭
IPC分类号： H01L27/115 , H01L21/8247
摘要： 본 발명은 상변화막과 상부전극 및 상기 상부전극과 콘택하는 비트라인을 포함하는 상변화 기억 소자에 있어서, 상기 상부전극과 비트라인은 상기 상변화막 상부에 적층으로 형성된 것을 특징으로 한다.

6. 发明公开

KR1020110044407A 상변화 메모리 소자 및 그 제조 방법 失效
标题翻译：相变随机访问存储器件及其制造方法
公开(公告)号：KR1020110044407A
公开(公告)日：2011-04-29
申请号：KR1020090101052
申请日：2009-10-23
申请人： 에스케이하이닉스 주식회사
发明人： 김명섭 , 최강식
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L45/06 , H01L45/1233 , H01L45/141 , H01L45/1683
摘要： PURPOSE: A phase-change memory device and manufacturing method thereof are provided to form a metal oxide film between a phase-change material layer and an interlayer insulating film, thereby preventing the interface of the phase-change material layer from being separated. CONSTITUTION: An interlayer insulating film(103) is formed on a semiconductor substrate(101). A thin adhesive film(105) is formed on the interlayer insulating film. A contact hole is formed by patterning the thin adhesive film and the interlayer insulating film wherein the contact hole exposes the semiconductor device. A lower electrode contact(109A) is formed in the contact hole. A phase-change material layer(111) contacts the lower electrode contact and the thin adhesive film.
摘要翻译：目的：提供相变存储器件及其制造方法以在相变材料层和层间绝缘膜之间形成金属氧化物膜，从而防止相变材料层的界面分离。构成：在半导体衬底（101）上形成层间绝缘膜（103）。在层间绝缘膜上形成薄的粘合膜（105）。通过图案化薄的粘合剂膜和层间绝缘膜形成接触孔，其中接触孔暴露半导体器件。在接触孔中形成下电极接触件（109A）。相变材料层（111）与下电极接触部和薄粘接膜接触。

7. 发明授权

KR100275108B1 반도체메모리장치 失效
标题翻译：半导体存储器件
公开(公告)号：KR100275108B1
公开(公告)日：2000-12-15
申请号：KR1019970030138
申请日：1997-06-30
申请人： 에스케이하이닉스 주식회사
发明人： 이풍엽 , 김명섭
IPC分类号： G11C11/34
摘要： PURPOSE: A semiconductor memory device is provided to arbitrarily adjust the load ratio of a sense amplifier upon verification of memory devices without variations in the manufacture process. CONSTITUTION: A semiconductor memory device includes a load transistor(2) of a reference cell, a memory cell array unit(3), a reference cell array unit(4) and a load transistor unit(100) of a memory cell consisting of three blocks. A transistor block(101) has a gate fro receiving an input signal of ER via an inverter(I3) upon verification. A transistor block(102) has a gate for receiving an input signal of PGMb via an inverter(I4). A transistor block(103) receives an input signal of SARb from each of storage devices and changes the load ratio.
摘要翻译：目的：提供一种半导体存储器件，用于在验证存储器件时任意地调整读出放大器的负载比，而不会造成制造过程的变化。构成：半导体存储器件包括参考单元的负载晶体管（2），存储单元阵列单元（3），参考单元阵列单元（4）和由三个组成的存储单元的负载晶体管单元（100）块。晶体管块（101）在验证时具有通过反相器（I3）接收ER的输入信号的门。晶体管块（102）具有用于经由逆变器（I4）接收PGMb的输入信号的栅极。晶体管块（103）从每个存储装置接收SARb的输入信号并改变负载比。

8. 发明授权

KR100255146B1 래치구조를 갖는 기억 회로 失效
标题翻译：具有锁定结构的记忆电路
公开(公告)号：KR100255146B1
公开(公告)日：2000-05-01
申请号：KR1019970043835
申请日：1997-08-30
申请人： 에스케이하이닉스 주식회사
发明人： 김명섭
IPC分类号： G11C29/00
摘要： PURPOSE: A repair fuse control circuit is provided to prevent unstable data output generated in a repair fuse initialization process and to minimize a lay-out area, by retaining data to control a repair fuse by using a current of a flash cell and a logic threshold voltage of an inverter. CONSTITUTION: A power supply voltage(Vcc) is applied to a select gate(S13) of a flash cell(11), and a voltage of about 3.8V is applied to a program gate(S12) from a power supply voltage generator, and a high voltage in a high state is applied to a drain voltage input terminal(S11). Then, the flash cell is erased and turned on. And, the high voltage drop to a low voltage in a low state via the first inverter(12) and thus the voltage of the first node(K11) becomes a low state. A voltage of the second node(K12) becomes a low state by a current path to an NMOS transistor of the first inverter through the flash cell and the first node, and a current path of a current from a PMOS transistor of the second inverter(13) to the NMOS transistor of the first node is formed through the flash cell and the first node and thus the voltage of the second node becomes a low state by a threshold voltage of the second inverter. Therefore, a low state signal is output to an output terminal(Vout) via the third and the fourth inverter(14,15). If applying a low voltage(0V) to the drain voltage input terminal and a high voltage of about 13V to the program input terminal, the flash cell is programmed. In case of performing a read operation after the flash cell is programmed, the voltage of the first node via the first inverter becomes a low state. Then, the voltage of the second node via the second inverter becomes a high state. Therefore, an output signal of a high voltage(Vcc) state is output to the output terminal via the third and the fourth inverter. That is, a repair fuse is controlled by the high voltage signal from the output terminal.
摘要翻译：目的：提供维修保险丝控制电路，以防止维修保险丝初始化过程中产生的不稳定数据输出，并通过使用闪存单元的电流和逻辑阈值保留数据来控制修复保险丝，从而最小化布局区域变频器的电压。构成：将电源电压（Vcc）施加到闪存单元（11）的选择栅极（S13），并且从电源电压发生器向程序门（S12）施加约3.8V的电压，以及向漏极电压输入端施加高电位的高电压（S11）。然后，闪存单元被擦除并打开。并且，经由第一逆变器（12）到低电平的低电压降低到第一节点（K11）的电压，并且因此变为低状态。第二节点（K12）的电压通过通过闪存单元和第一节点的第一反相器的NMOS晶体管的电流通路和来自第二反相器的PMOS晶体管的电流的电流通路 13）到第一节点的NMOS晶体管通过闪存单元和第一节点形成，因此第二节点的电压通过第二反相器的阈值电压变为低状态。因此，低状态信号经由第三和第四反相器（14,15）输出到输出端子（Vout）。如果向漏极电压输入端子施加低电压（0V），并向编程输入端子施加约13V的高电压，则闪存单元被编程。在闪存单元被编程之后执行读取操作的情况下，经由第一反相器的第一节点的电压变为低状态。然后，经由第二逆变器的第二节点的电压变为高状态。因此，高电压（Vcc）状态的输出信号经由第三和第四反相器输出到输出端子。也就是说，修理保险丝由输出端子的高电压信号控制。

9. 发明授权

KR100172274B1 비휘발성 메모리 셀 및 그 제조방법 失效
标题翻译：非易失性存储器及其制造方法
公开(公告)号：KR100172274B1
公开(公告)日：1999-02-01
申请号：KR1019950016409
申请日：1995-06-20
申请人： 에스케이하이닉스 주식회사
发明人： 김명섭
IPC分类号： H01L27/115
摘要： 본 발명은 비휘발성 메모리 셀 및 그 제조방법에 관한 것으로, 플로팅 게이트와 콘트롤 게이트간의 용량성 커플링비(Capacitive Coupling Ratio)를 증가시키기 위하여 소오스 영역의 일부 및 채널(Channel) 영역의 실리콘 기판을 리세스(Recess) 구조로 형성하고, 채널 영역의 리세스 구조에 콘트롤 게이트와 플로팅 게이트가 중첩(Over lap)되는 면적을 증가시켜 형성하므로써 프로그램 및 소거시의 효율을 증가시키며 칩의 크기를 감소시킬 수 있도록 한 비휘발성 메모리 셀 및 그 제조방법에 관한 것이다.

10. 发明公开

KR1019970060484A 비휘발성 메모리 셀 제조 방법 失效
公开(公告)号：KR1019970060484A
公开(公告)日：1997-08-12
申请号：KR1019960000702
申请日：1996-01-16
申请人： 에스케이하이닉스 주식회사
发明人： 김명섭
IPC分类号： H01L27/10
摘要： 본 발명은 플로팅 게이트와 컨트롤 게이트와의 커플링비를 증가시킬 수 있도록 하므로써 프로그램이나 이레이즈시의 효율을 향상시키고, 칩 크기를 작게 할 수 있는 비휘발성 메모리 소자 제조 방법이 개시된다.

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