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1. 发明公开

KR1020160086368A 반도체 장치의 제조 방법 审中-实审
标题翻译：半导体器件制造方法
公开(公告)号：KR1020160086368A
公开(公告)日：2016-07-19
申请号：KR1020167015446
申请日：2013-12-13
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 가와세유스케 , 가나다가즈노리 , 미나토다다하루
IPC分类号： H01L29/739 , H01L29/66 , H01L29/08 , H01L21/04 , H01L21/324
CPC分类号： H01L29/7395 , H01L21/0415 , H01L21/26513 , H01L21/324 , H01L29/0821 , H01L29/0847 , H01L29/167 , H01L29/66333
摘要： 제 1 주면과제 2 주면을갖는반도체기판의그 제 2 주면에, 가속에너지가상이한복수회의이온주입으로제 1 도전형불순물을주입하고, 그반도체기판에제 1 불순물영역을형성하는제 1 공정과, 그제 2 주면에, 그복수회의이온주입보다낮은가속에너지로제 2 도전형불순물을이온주입하고, 그반도체기판에, 그제 1 불순물영역과의사이에불순물이주입되지않는무주입영역을남기도록제 2 불순물영역을형성하는제 2 공정과, 그제 1 도전형불순물로버퍼층을형성하고, 그제 2 도전형불순물로콜렉터층을형성하고, 그버퍼층과그 콜렉터층의사이에그 제 1 도전형불순물과그 제 2 도전형불순물이확산되지않는무확산영역을남기도록그 반도체기판에열처리를실시하는열처리공정과, 그콜렉터층에접하는콜렉터전극을형성하는공정을구비한다.
摘要翻译：第一步骤是通过使用不同加速能量的多次离子注入，在第一主表面和与半导体衬底的第一主表面相对的第二主表面上将第一导电型杂质注入第二主表面，因此为了在半导体衬底上形成第一杂质区，第二步骤是使用低于多个离子注入的加速能量将第二导电型杂质注入第二主表面，形成第二杂质区，使得在半导体衬底的与第一杂质区之间留有不注入杂质的非注入区域，对半导体衬底施加热处理的热处理步骤，使得缓冲层由第一导电型杂质，通过第二导电型杂质形成集电极层，以及非扩散区域，其中第一c 在缓冲层和集电体层之间留有感生性杂质和第二导电型杂质不扩散，并且设置与集电体层接触的集电极的步骤，

2. 发明公开

KR1020070083755A 다이아몬드 반도체소자 및 이의 제조방법 有权
标题翻译：金刚石半导体元件及其制造方法
公开(公告)号：KR1020070083755A
公开(公告)日：2007-08-24
申请号：KR1020077009125
申请日：2006-06-20
申请人： 니폰 덴신 덴와 가부시끼가이샤
发明人： 카스마코토 , 마키모토토시키 , 우에다켄지 , 야마우치요시하루
IPC分类号： H01L21/331 , H01L29/73 , H01L29/812 , C23C16/27
CPC分类号： H01L21/324 , C23C16/274 , C23C16/278 , C30B25/105 , C30B29/04 , C30B33/02 , C30B33/06 , H01L21/02013 , H01L21/02027 , H01L21/02376 , H01L21/02433 , H01L21/02527 , H01L21/02579 , H01L21/02609 , H01L21/0262 , H01L21/0405 , H01L21/0415 , H01L29/045 , H01L29/1602 , H01L29/45 , H01L29/66037 , H01L29/66045 , H01L29/66742 , H01L29/66856 , H01L29/732 , H01L29/78 , H01L29/78684 , H01L29/812 , H01L33/0054 , H01L2924/0002 , H01L2924/00
摘要： In the conventional semiconductor elements, due to high crystal defect density, specific physical characteristics of diamond, i.e. high thermal conductivity, high dielectric breakdown field strength and high frequency characteristics, could not have been reflected on the transistor characteristics. The specific diamond crystal defects can be remarkably reduced by slightly shifting the plane orientation of a diamond substrate from the [001] direction. The equivalent effects can be also obtained by slightly shifting the plane orientation of a single crystal diamond thin film and a channel from the [001] direction. A remarkably high mutual conductance (gm) compared with that of a transistor manufactured with the conventional plane orientation can be obtained.
摘要翻译：在传统的半导体元件中，由于高晶体缺陷密度，金刚石的具体物理特性，即高导热率，高绝缘击穿场强和高频特性，不能反映在晶体管特性上。通过从[001]方向稍微移动金刚石衬底的平面取向，可以显着降低特定的金刚石晶体缺陷。也可以通过从[001]方向稍微移动单晶金刚石薄膜和沟道的平面取向来获得等效效果。可以获得与用常规平面取向制造的晶体管相比显着高的互导（gm）。

3. 发明公开

KR1020060062433A 고전압소자의 웰 형성방법 无效
标题翻译：用于制造高压器件的方法
公开(公告)号：KR1020060062433A
公开(公告)日：2006-06-12
申请号：KR1020040101271
申请日：2004-12-03
申请人： 매그나칩 반도체 유한회사
发明人： 유지은
IPC分类号： H01L21/336 , H01L29/78 , H01L21/22 , H01L21/265
CPC分类号： H01L27/0928 , H01L21/0415 , H01L21/046 , H01L21/0465 , H01L21/8226 , H01L21/8238 , H01L21/8249 , H01L2924/13091
摘要： 본 발명은 로직 P웰 및 고전압 P웰을 디프 N웰로 감싸줌으로써, 디프 N웰 안팎의 P웰 내 NMOS소자 사이의 격리가 가능한 고전압소자의 웰 형성방법에 관해 개시한 것이다. 개시된 본 발명은 고전압 N/P웰 형성영역, 로직 N/P웰 형성영역이 구비된 실리콘기판을 제공하는 단계와, 상기 기판의 고전압 P웰 형성영역 및 로직 P웰영역에 선택적으로 이온주입 및 확산을 실시하여 디프 N웰을 형성하는 단계와, 디프 N웰이 구비된 기판의 고전압N웰 형성영역 및 로직 N웰 형성영역에 선택적으로 이온주입을 실시하고 나서, 상기 로직N웰 형성영역에 선택적으로 이온주입을 차례로 실시하는 단계와, 상기 디프 N웰 내의 고전압 P웰 형성영역 및 로직P웰영역, 고전압 P웰 형성영역 및 로직 P웰영역에 선택적으로 이온주입을 실시하는 단계와, 상기 디프 N웰 내의 로직 P웰영역에 선택적으로 이온주입을 실시하는 단계와, 그로 부터 얻어지는 결과물에 열처리를 실시하여 상기 주입된 이온들을 확산시켜 디프 N웰 내에 고전압 P웰 및 로직 P웰, � �전압 N/P웰 및 로직 N/P웰을 형성하는 단계를 포함한다.

4. 发明公开

KR1020060032301A 반도체 소자의 이온주입 공정을 위한 패턴 형성방법 失效
标题翻译：用于形成半导体器件离子注入的图案的方法
公开(公告)号：KR1020060032301A
公开(公告)日：2006-04-17
申请号：KR1020040081195
申请日：2004-10-12
申请人： 에스케이하이닉스 주식회사
发明人： 정재창 , 반근도
IPC分类号： H01L21/265 , H01L21/027
CPC分类号： G03F7/2024 , G03F7/095 , G03F7/70466 , H01L21/0338 , H01L21/0415 , H01L21/265
摘要： 본 발명은 반도체 소자의 이온주입 공정을 위한 패턴 형성방법에 관한 것으로, 보다 상세하게는 기판의 전기적 특성(Vt)을 높이기 위한 이온 주입 공정 시에 용해 물성이 다른 제 1 포토레지스트층 및 제 2 포토레지스트층을 피식각층 패턴의 전면에 순차적으로 형성한 후, 패터닝(patterning) 공정을 수행함으로써, 포토레지스트층 내부에 보이드(void)가 발생되는 것을 방지하여 안정한 후속 이온주입 공정을 수행할 수 있는 패턴 형성 방법을 제공하는 것이다.

5. 发明公开

KR1020050105835A 반도체 소자의 제조방법 有权
公开(公告)号：KR1020050105835A
公开(公告)日：2005-11-08
申请号：KR1020040031107
申请日：2004-05-03
申请人： 매그나칩 반도체 유한회사
发明人： 홍대욱
IPC分类号： H01L29/78
CPC分类号： H01L29/7833 , H01L21/0415 , H01L27/0928 , H01L29/78621
摘要： 본 발명은 소자의 크기를 감소시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 고전압 영역과 저전압 영역으로 구성되는 반도체 기판을 제공하는 단계; 상기 기판의 고전압 영역에 N웰 및 P웰 영역 형성하는 단계; 상기 기판 내에 소자분리막을 형성하는 단계; 상기 기판의 고전압 영역 및 저전압 영역에 고전압용 게이트 산화막을 형성하는 단계; 상기 고전압 영역의 문턱전압을 조절하기 위해 이온주입 공정을 실시하는 단계; 상기 기판의 저전압 영역에 형성된 고전압용 게이트 산화막을 제거하는 단계; 상기 기판의 고전압 영역에 N형 불순물 이온을 주입하여 드리프트 영역을 형성하는 단계; 상기 기판의 저전압 영역에 N웰 영역을 형성하고, 문턱전압을 조절하기 위해 1차 이온주입 공정을 실시하는 단계; 상기 기판의 저전압 영역에 P웰 영역을 형성하고, 문턱전압을 조절하기 위해 2차 이온주입 공정을 실시하는 단계; 상기 기판의 저전압 영역 상에 저전압용 게이트 산화막을 증착하여 저전압용 게이트를 형성하는 단계; 상기 기판의 고전압 영역에 고전압용 게이트를 형성하는 단계; 상기 저전압용 게이트 양측 기판 상에 이온주입 공정을 실시하여 LDD 영역을 형성하는 단계; 및 상기 저전압용 게이트 양측 기판 상에 이온주입 공정을 실시하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

6. 发明公开

KR1020050104165A 반도체 장치의 제조 방법 有权
标题翻译：形成半导体器件的方法
公开(公告)号：KR1020050104165A
公开(公告)日：2005-11-02
申请号：KR1020040029517
申请日：2004-04-28
申请人： 매그나칩 반도체 유한회사
发明人： 권병기
IPC分类号： H01L29/78
CPC分类号： H01L29/78696 , H01L21/0415 , H01L27/0928 , H01L29/41725 , H01L29/78645
摘要： 로직 소자와 고전압 소자를 갖는 반도체 장치의 제조 방법이 개시된다. 기판의 로직 소자 영역과 고전압 소자 영역 각각에 피웰 및 엔웰을 형성한 후, 각각의 드리프트 영역들을 상기 피웰과 앤웰에 형성하는데 상기 로직 소자 영역 엔웰의 경우에는 제1엔형 드리프트 영역과 제2엔형 드리프트 영역을 형성한다. 즉, 상기 제1엔형 드리프트 영역과 제2엔형 드리프트 영역이 공존하는 형태를 갖도록 형성하는 것이다. 따라서, 로직 소자 영역 엔웰의 드리프트 영역의 농도를 보상하고, 상기 농도 보상으로 인하여 채널 길이를 감소시킬 수 있다.

7. 发明公开

KR1020160022787A CMOS를 위한 TIOX/TI계 MIS 컨택트 스킴에 대한 접촉 저항을 최소화하기 위해 원자층 증착된 TI 막을 사용하여 TIOX 화학량론을 튜닝하기 위한 방법 审中-实审
标题翻译：使用原子层沉积的TI薄膜来调整TIOX STOICHIOMETRY的方法，以最小化接触电阻，用于基于TIOX / TI的MIS接触方案用于CMOS
公开(公告)号：KR1020160022787A
公开(公告)日：2016-03-02
申请号：KR1020150117083
申请日：2015-08-20
申请人： 램 리써치 코포레이션
发明人： 톰바레슈르티비벡 , 카림이슈타크 , 고피나스산제이 , 아르가바니레자 , 다넥마이클
IPC分类号： H01L21/28 , H01L21/8238
CPC分类号： H01L21/02186 , C23C16/06 , C23C16/405 , C23C16/45529 , C23C16/45544 , C23C16/458 , C23C16/505 , C23C16/52 , C23C16/56 , H01J37/32082 , H01J37/32449 , H01J37/32724 , H01L21/02238 , H01L21/02274 , H01L21/0228 , H01L21/02301 , H01L21/0415 , H01L21/044 , H01L21/324 , H01L29/66068
摘要： 반화학량론적 (sub-stoichiometric) 티타늄옥사이드의증착및 증착튜닝방법이제공된다. 방법들은 (i) 기판을티타늄테트라이오다이드 (titanium tetraiodide) 에노출시키는단계, (ii) 챔버를퍼지하는단계, (iii) 기판을플라즈마에노출시키는단계, (iv) 챔버를퍼지하는단계, (v) 단계 (i) 내지단계 (iv) 를반복하는단계에의해챔버내에서기판상에매우순수하고컨포멀한 (conformal) 티타늄을증착하는단계, 및반화학량론적티타늄옥사이드를형성하기위해기판상에증착된티타늄을처리하는단계를수반한다. 티타늄옥사이드는또한기판상에티타늄을증착하기전에증착될수도있다. 처리들은산소소스로의기판노출및/또는기판의어닐링을포함한다.
摘要翻译：提供沉积和调整亚化学计量氧化钛沉积的方法。方法包括通过以下方式将高纯度和保形钛沉积在基底上：（i）将基底暴露于四碘化钛上，（ii）吹扫室，（iii）将基底暴露于等离子体，（iv） v）重复（i）至（iv），以及处理基底上沉积的钛以形成亚化学计量的氧化钛。在将钛沉积在基底上之前，也可以沉积氧化钛。处理包括底物暴露于氧源和/或退火底物。

8. 发明公开

KR1020130055982A 반도체 소자의 제조 방법 无效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020130055982A
公开(公告)日：2013-05-29
申请号：KR1020110121693
申请日：2011-11-21
申请人： 에스케이하이닉스 주식회사
发明人： 이은성
IPC分类号： H01L21/336 , H01L29/78 , H01L21/8242 , H01L27/108
CPC分类号： H01L21/26506 , H01L21/26586 , H01L27/10873 , H01L29/1045 , H01L29/1083 , H01L21/02694 , H01L21/0415 , H01L29/92
摘要： PURPOSE: A method for manufacturing a semiconductor device is provided to prevent the deterioration of a GIDL(Gate Induced Drain Leakage) property by implanting halo ions with phosphorous after carbon ions are implanted to suppress the diffusion of a dopant on a semiconductor substrate. CONSTITUTION: A gate pattern(140) is formed on a semiconductor substrate(100). The gate pattern is composed of a gate oxide layer(110), a gate conductive layer(120) and a gate polysilicon layer(130). A carbon ion implantation process is performed on the semiconductor substrate by using the dose of 1E14 to 1E15 and the beam energy of 1keV to 15keV. A halo ion implantation process is performed on the semiconductor substrate.
摘要翻译：目的：提供一种用于制造半导体器件的方法，以防止在注入碳离子之后通过用磷注入卤素离子来抑制GIDL（栅极引入漏极泄漏）的劣化，以抑制掺杂剂在半导体衬底上的扩散。构成：在半导体衬底（100）上形成栅极图案（140）。栅极图案由栅极氧化物层（110），栅极导电层（120）和栅极多晶硅层（130）组成。通过使用1E14至1E15的剂量和1keV至15keV的光束能量，在半导体衬底上进行碳离子注入工艺。在半导体衬底上执行晕圈离子注入工艺。

9. 发明公开

KR1020060096177A ｎ형 반도체 다이아몬드의 제조 방법 및 ｎ형 반도체 다이아몬드 无效
标题翻译：制造N型半导体金刚石和N型半导体金刚石的方法
公开(公告)号：KR1020060096177A
公开(公告)日：2006-09-08
申请号：KR1020057004098
申请日：2003-12-22
申请人： 스미토모덴키고교가부시키가이샤
发明人： 남바,아끼히꼬 , 야마모또,요시유끼 , 스미야,히또시 , 니시바야시,요시끼 , 이마이,다까히로
IPC分类号： H01L21/265 , H01L21/324
CPC分类号： H01L21/0415 , C30B29/04 , H01L21/265 , H01L29/167
摘要： A process for producing an n-type semiconductor diamond characterized in that a single crystal of diamond containing 10 ppm or more of N is implanted with ions so as to contain 10 ppm or above of Li, or a single crystal of diamond is implanted with Li and N ions such that the ion implantation depths where the concentrations of Li and N are 10 ppm or above after ion implantation overlap each other to produce a diamond containing Li and N, and then the diamond is heat treated in a temperature range at least 800°C and less than 1800°C thus activating Li and N electrically and restoring the crystal structure of diamond. The n-type semiconductor diamond contains 10 ppm or more of Li and N, respectively, at the same depth from the crystal surface and has a sheet resistance of 107Omega/□ or less.
摘要翻译：一种制造n型半导体金刚石的方法，其特征在于，将含有10ppm以上的N的金刚石的单晶注入含有10ppm以上的Li的离子，或者将Li的单晶注入Li 和N离子，使得在离子注入之后Li和N的浓度为10ppm或更高的离子注入深度彼此重叠以产生含有Li和N的金刚石，然后在至少800的温度范围内对金刚石进行热处理 ℃且小于1800℃，从而电激活Li和N并恢复金刚石的晶体结构。 n型半导体金刚石在与晶体表面相同的深度处分别含有10ppm以上的Li和N，并且具有107Omega /□以下的薄层电阻。

10. 发明公开

KR1020050066932A 반도체 소자용 기판 제조 방법 및 이를 이용한 반도체소자의 제조방법 失效
标题翻译：用于半导体器件和制造半导体器件的衬底的制造方法
公开(公告)号：KR1020050066932A
公开(公告)日：2005-06-30
申请号：KR1020040015070
申请日：2004-03-05
申请人： 한국전자통신연구원
发明人： 권성구 , 노태문 , 유병곤 , 김종대
IPC分类号： H01L29/78
CPC分类号： H01L29/78696 , H01L21/0415 , H01L21/28255
摘要： 본 발명은 균일 두께를 가진 스트레인드 실리콘 채널이 형성가능한 반도체 소자용 기판 제조방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 본 발명의 반도체 소자용 기판 제조방법은 제 1 실리콘 기판 상에 도핑된 SiGe층 및 스트레인드 실리콘 채널층을 에피텍셜 공정으로 차례로 성장하는 단계와, 수소 또는 질소 이온을 상기 제 1 실리콘 기판의 일영역에 주입하여 이온 주입층이 상기 제 1 실리콘 기판을 2개의 영역으로 양분하도록 하는 단계와, 제 1 산화막이 형성된 제 2 실리콘 기판을 상기 제 1 실리콘 기판의 상기 스트레인드 실리콘 채널층이 형성된 면과 대향하도록 서로 부착하는 단계와, 제 1 실리콘 기판과 제 2 실리콘 기판을 이온 주입층을 기준으로 분리하는 단계를 포함한다.

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