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1. 发明授权

KR102309556B1 NMOS를 이용하여 비트라인을 사전 충전하고 사전 증폭하는 감지 증폭기 및 이의 동작 방법 有权
公开(公告)号：KR102309556B1
公开(公告)日：2021-10-05
申请号：KR1020200118590
申请日：2020-09-15
IPC分类号： G11C11/417 , G11C11/412 , G11C7/12 , G11C7/06
摘要： 본발명의바람직한실시예에따른 NMOS를이용하여비트라인을사전충전하고사전증폭하는감지증폭기및 이의동작방법은, NMOS를이용하여양 비트라인을사전충전하고, 읽기동작이시작되면사전충전에이용된 NMOS를이용하여감지증폭동작전에양 비트라인을사전증폭함으로써, 적은비트라인전압차이만확보되더라도감지증폭회로에는충분히큰 오프셋전압이상의입력이인가될수 있도록할 수있으며, 이에따라, 읽기성능을향상시키고, 전력소모를감소시킬수 있다.

2. 发明授权

KR101908782B1 정적 랜덤 액세스 메모리 有权
公开(公告)号：KR101908782B1
公开(公告)日：2018-12-19
申请号：KR1020160128196
申请日：2016-10-05
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 리아오종지
IPC分类号： H01L27/11 , H01L27/02 , G11C11/417 , H01L29/78
摘要： SRAM 단위 셀은 제1 내지 제4 핀 구조물들을 포함한다. 제1 Fin FET은 제1 게이트 전극과 제1 핀 구조물에 의해 형성된다. 제2 Fin FET은 제2 게이트 전극과 제1 핀 구조물에 의해 형성된다. 제3 Fin FET은 제2 게이트 전극과 제3 핀 구조물에 의해 형성된다. 제4 Fin FET은 제3 게이트 전극과 제2 핀 구조물에 의해 형성된다. 제5 Fin FET은 제4 게이트 전극과 제2 핀 구조물에 의해 형성된다. 제6 Fin FET은 제4 게이트 전극과 제4 핀 구조물에 의해 형성된다. 제1 더미 핀 구조물은 제2 Fin FET에 인접하여 위치하고, 제1 핀 구조물에 전기적으로 연결된다. 제2 더미 핀 구조물은 제5 Fin FET에 인접해 있고, 제2 핀 구조물에 전기적으로 연결된다.

3. 发明授权

KR101867174B1 정적 랜덤 액세스 메모리 장치 有权
公开(公告)号：KR101867174B1
公开(公告)日：2018-07-17
申请号：KR1020160120927
申请日：2016-09-21
申请人： 연세대학교 산학협력단
发明人： 정성욱 , 박주현 , 정한울 , 김현준
IPC分类号： G11C11/417 , G11C5/14
摘要： 본발명은정적랜덤액세스메모리장치및 그구동방법을개시한다. 본발명의일실시예에따른메모리장치는상호간에교차되게연결되는제1 및제2 인버터, 상기제1 인버터의입력단및 상기제2 인버터의출력단에드레인단이연결되고, 제1 로컬비트라인에소스단이연결되고, 제1 워드라인에게이트단이연결되는제1 패스게이트트랜지스터, 상기제1 인버터의출력단및 상기제2 인버터의입력단에소스단이연결되고, 제2 로컬비트라인에드레인단이연결되고, 상기제1 워드라인에게이트단이연결되는제2 패스게이트트랜지스터를각각포함하는적어도하나이상의비트셀들; 및상기제1 인버터및 상기제2 인버터의전원입력단에드레인단이연결되는쓰기지원트랜지스터를포함하고, 상기쓰기지원트랜지스터는, 쓰기동작시, 상기적어도하나이상의비트셀들중 선택된비트셀의그라운드전압을일시적으로차단한다.

4. 发明授权

KR101867698B1 감소된 캐패시턴스 및 저항을 갖는 SRAM 구조물 有权
公开(公告)号：KR101867698B1
公开(公告)日：2018-06-15
申请号：KR1020160141060
申请日：2016-10-27
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 리아우존지
IPC分类号： H01L27/11 , H01L27/02 , G11C11/417
CPC分类号： G11C11/412 , H01L27/0207 , H01L27/1104
摘要： 구조물은제1 및제2 풀업 MOS 디바이스, 및제1 풀업 MOS 디바이스및 제2 풀업 MOS 디바이스와교차래칭되는인버터를형성하는제1 및제2 풀다운 MOS 디바이스를포함한다. 제1 금속층이 SRAM 셀내의 MOS 디바이스의게이트전극위에있다. 구조물은제1 금속층, 및 CVss 랜딩패드를더 포함하고, CVss 랜딩패드는 SRAM 셀내에부분을갖는다. CVss 랜딩패드는제1 금속층위의제2 금속층내에있다. 워드라인이제2 금속층내에있다. CVss 라인은제2 금속층위의제3 금속층내에있다. CVss 라인은 CCVss 랜딩패드에전기적으로결합된다.

5. 发明公开

KR20180023867A 메모리 회로 및 데이터 처리 시스템 审中-公开
标题翻译：存储器电路和数据处理系统
公开(公告)号：KR20180023867A
公开(公告)日：2018-03-07
申请号：KR20170108073
申请日：2017-08-25
IPC分类号： G11C11/417 , G11C8/10
CPC分类号： G11C11/419 , G11C11/413 , G11C11/418
摘要： 메모리회로는데이터저장엘리먼트들의어레이; 데이터저장엘리먼트에대한액세스신호에의해, 액세스가가능한상기데이터저장엘리먼트에의해저장된데이터비트에액세스하기위한액세스회로; 및하나이상의그룹크기를가진데이터저장엘리먼트의그룹들을액세스가능하도록하는제어회로로서, 상기데이터저장엘리먼트들의그룹에공통인조합된액세스신호를제공하기위해데이터저장엘리먼트들에대한액세스신호가그룹으로조합되는상기제어회로;를포함하고, 상기제어회로는적어도제1 모드및 제2 모드에서선택적으로동작하도록구성되며, 상기제1 모드의그룹크기는상기제2 모드의그룹크기와다르다.
摘要翻译：存储器电路包括数据存储元件的阵列; 访问电路，访问数据存储元件的访问信号，该数据位由被启用访问的数据存储元件存储; 以及控制电路，用于允许数据存储元件组进行访问，所述组具有组大小，所述组大小为一个或多个，所述组中的数据存储元件的访问信号被组合以提供对该组共同的组合访问信号数据存储元件; 所述控制电路被配置为选择性地以至少第一模式和第二模式进行操作，所述第一模式下的组尺寸与所述第二模式下的组尺寸不同。

6. 发明公开

KR1020170090982A 구분적 비트 라인들을 갖는 메모리 어레이 审中-实审
标题翻译：具有差分位线的存储器阵列
公开(公告)号：KR1020170090982A
公开(公告)日：2017-08-08
申请号：KR1020160129853
申请日：2016-10-07
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 리아오종지
IPC分类号： G11C11/412 , G11C11/417
CPC分类号： G11C11/419 , G11C7/02 , G11C7/065 , G11C7/18 , G11C11/412 , G11C2207/002 , G11C2207/005 , H01L28/00
摘要： 집적회로구조물은 SRAM 셀들의제1의복수의행들과복수의열들을갖는제1 서브어레이, 및 SRAM 셀들의제2의복수의행들과복수의열들을갖는제2 서브어레이를포함한 SRAM 어레이를포함한다. 제1 비트라인과제1 상보적비트라인은제1 서브어레이내의열에있는 SRAM 셀들의제1 및제2 패스게이트 MOS 디바이스들에연결된다. 제2 비트라인과제2 상보적비트라인은제2 서브어레이내의열에있는 SRAM 셀들의제1 및제2 패스게이트 MOS 디바이스들에연결된다. 제1 비트라인과제1 상보적비트라인은제2 비트라인및 제2 상보적비트라인으로부터연결해제되어있다. 감지증폭기회로가제1 비트라인, 제1 상보적비트라인, 제2 비트라인, 및제2 상보적비트라인에전기적으로결합되고, 이들을감지하도록구성된다.
摘要翻译：集成电路结构包括SRAM阵列包括具有第一子阵列的第二子阵列，和SRAM单元的行的第二衣物数量和多个具有SRAM单元的行的第一服饰号码和多个列的列的。第一位线任务1互补位线连接到所述第一mitje第二传输门的SRAM单元的MOS器件在所述第一子阵列中的列。第二位线任务2互补位线连接到所述第一mitje第二传输门的SRAM单元的MOS器件在所述第二子阵列中的列。第一位线任务1互补位线与第二位线和第二互补位线断开。读出放大器电路电耦合到并感测第一位线，第一互补位线，第二位线和第二互补位线。

7. 发明授权

KR101715693B1 SRAM(STATIC RANDOM ACCESS MEMORY) 리셋 동작들 동안 SRAM 비트셀들을 전압 또는 전류 바이어싱하기 위한 회로들, 및 관련된 시스템들 및 방법들 有权
标题翻译：用于电压或电流偏移的静态随机访问存储器SRAM电路SRAM复位操作期间的静态随机访问存储器SRAM位元及相关系统和方法
公开(公告)号：KR101715693B1
公开(公告)日：2017-03-13
申请号：KR1020167004951
申请日：2014-07-29
申请人： 퀄컴 인코포레이티드
发明人： 차이,치아밍 , 마우리야,사텐드라,쿠마르
IPC分类号： G11C11/412 , G11C11/417 , G11C11/419 , G11C7/20
CPC分类号： G11C11/412 , G11C7/20 , G11C11/417 , G11C11/419
摘要： SRAM 리셋동작들동안정적랜덤액세스메모리(SRAM) 비트셀들을전압또는전류바이어싱하기위한회로가개시된다. 관련된시스템들및 방법들이또한개시된다. 단일리셋동작에서복수의 SRAM 비트셀들을리셋하기위해, 바이어싱회로가제공하고복수의 SRAM 비트셀들에커플링된다. SRAM 비트셀들에제공되는전력이 SRAM 비트셀들의동작전력레벨미만의축소된전력레벨로축소된이후, 바이어싱회로는리셋동작동안 RAM의비트셀들에전압또는전류바이어스를인가하도록구성된다. SRAM 비트셀들에대한전력이동작전력레벨로복원될때 바이어스가인가되며, 이에따라 SRAM 비트셀들을원하는상태로강제한다. 이러한방식으로, SRAM 비트셀들은리셋회로로부터증가된구동강도에대한필요성없이그리고특수 SRAM 비트셀들을제공할필요없이단일리셋동작에서리셋될수 있다.
摘要翻译：公开了在SRAM复位操作期间用于电压或电流偏置静态随机存取存储器（SRAM）位单元的电路。还公开了相关系统和方法。为了在单个复位操作中复位多个SRAM位单元，提供偏置电路并耦合到多个SRAM位单元。偏置电路被配置为在复位操作期间向SRAM位单元施加电压或电流偏置，其中提供给SRAM位单元的功率被折叠到低于操作功率电平的压缩功率电平。当SRAM位单元的功率恢复到工作功率电平时，施加偏压，从而迫使SRAM位单元进入所需状态。以这种方式，可以在单个复位操作中复位SRAM位单元，而不需要来自复位电路的增加的驱动强度，而不需要提供专门的SRAM位单元。

8. 发明授权

KR101690379B1 3차원 듀얼 포트 비트 셀 및 이의 어셈블링 방법 有权
标题翻译： 3个三维双端口单元及其组装方法
公开(公告)号：KR101690379B1
公开(公告)日：2016-12-27
申请号：KR1020140174334
申请日：2014-12-05
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 린츠쿠에이 , 리아오훙젠 , 첸옌후에이
IPC分类号： G11C11/419 , G11C11/412 , G11C11/413 , G11C11/417 , G11C8/16 , G11C5/02 , G11C5/06
CPC分类号： G11C11/419 , G11C5/025 , G11C5/063 , G11C7/1075 , G11C7/1096 , G11C8/16 , G11C11/40 , G11C11/412 , G11C11/413 , G11C11/418 , H01L21/768 , H01L23/5226 , H01L25/0657 , H01L25/50 , H01L27/0688 , H01L27/11 , H01L27/1104 , H01L2225/06541 , H01L2924/0002 , H01L2924/00
摘要： 3차원듀얼포트비트셀은일반적으로제1 티어상에배치된래치의제1 부분을포함하며, 제1 부분은복수의제1 포트요소들을포함한다. 래치의제2 부분은, 적어도하나의비아를사용하여제1 티어에대하여수직으로적층된제2 티어상에배치되며, 제2 부분은복수의제2 포트요소들을포함한다.
摘要翻译：三维双端口位单元通常包括设置在第一层上的锁存器的第一部分，其中第一部分包括多个第一端口元件。闩锁的第二部分设置在使用至少一个通孔相对于第一层垂直堆叠的第二层上，其中第二部分包括多个第二端口元件。

9. 发明公开

KR1020160079051A 이중 전압 비대칭 메모리 셀 审中-实审
标题翻译：双电压不对称存储器C
公开(公告)号：KR1020160079051A
公开(公告)日：2016-07-05
申请号：KR1020167014200
申请日：2013-12-27
申请人： 인텔 코포레이션
发明人： 머첸트,페로즈 , 프라단,사우라브 , 라일리,존 , 수브라마니안,카시크
IPC分类号： G11C11/417 , G11C5/14 , G11C5/06
CPC分类号： G11C11/419 , G11C11/417 , G11C5/063 , G11C5/14
摘要： 메모리내의키퍼셀들에대한비대칭전력전달을가진메모리가제공된다. 일부실시예들에서, 제1 및제2 전력전달회로들은별개의제1 및제2의독립적으로조정된전력공급들을사용한다. 제1 공급은메모리구조를위해명목상사용되는공급일수 있는반면, 제2 공급은제1 공급보다낮을수 있다. 일부실시예들에서, 기입동작동안에, 제1(더높은) 공급은키퍼셀 내의논리요소들중 하나의논리요소를위해사용되는반면, 제2(더낮은) 공급은다른키퍼논리요소를위해사용된다.
摘要翻译：提供了存储器中存储器中保持器单元的非对称功率传送的存储器。在一些实施例中，第一和第二功率输送电路使用单独的第一和第二独立调节的电源。第一电源可以是名义上用于存储器结构的电源，而第二电源可以低于第一电源。在一些实施例中，在写入操作期间，第一（较高）电源用于保持器单元中的逻辑元件之一，而第二（较低）电源用于另一个保持器逻辑元件。

10. 发明公开

KR1020160037977A SRAM(STATIC RANDOM ACCESS MEMORY) 리셋 동작들 동안 SRAM 비트셀들을 전압 또는 전류 바이어싱하기 위한 회로들, 및 관련된 시스템들 및 방법들 有权
标题翻译：用于SRAM复位操作期间电压或电流偏置静态随机存取存储器（SRAM）的电路及相关系统和方法
公开(公告)号：KR1020160037977A
公开(公告)日：2016-04-06
申请号：KR1020167004951
申请日：2014-07-29
申请人： 퀄컴 인코포레이티드
发明人： 차이,치아밍 , 마우리야,사텐드라,쿠마르
IPC分类号： G11C11/412 , G11C11/417 , G11C11/419 , G11C7/20
CPC分类号： G11C11/412 , G11C7/20 , G11C11/417 , G11C11/419
摘要： SRAM 리셋동작들동안정적랜덤액세스메모리(SRAM) 비트셀들을전압또는전류바이어싱하기위한회로가개시된다. 관련된시스템들및 방법들이또한개시된다. 단일리셋동작에서복수의 SRAM 비트셀들을리셋하기위해, 바이어싱회로가제공하고복수의 SRAM 비트셀들에커플링된다. SRAM 비트셀들에제공되는전력이 SRAM 비트셀들의동작전력레벨미만의축소된전력레벨로축소된이후, 바이어싱회로는리셋동작동안 RAM의비트셀들에전압또는전류바이어스를인가하도록구성된다. SRAM 비트셀들에대한전력이동작전력레벨로복원될때 바이어스가인가되며, 이에따라 SRAM 비트셀들을원하는상태로강제한다. 이러한방식으로, SRAM 비트셀들은리셋회로로부터증가된구동강도에대한필요성없이그리고특수 SRAM 비트셀들을제공할필요없이단일리셋동작에서리셋될수 있다.
摘要翻译：公开了在SRAM复位操作期间用于电压或电流偏置静态随机存取存储器（SRAM）位单元的电路。还公开了相关系统和方法。为了在单个复位操作中复位多个SRAM位单元，提供偏置电路并耦合到多个SRAM位单元。偏置电路被配置为在复位操作期间向SRAM位单元施加电压或电流偏置，其中提供给SRAM位单元的功率被折叠到低于操作功率电平的压缩功率电平。当SRAM位单元的功率恢复到工作功率电平时，施加偏压，从而迫使SRAM位单元进入所需状态。以这种方式，可以在单个复位操作中复位SRAM位单元，而不需要来自复位电路的增加的驱动强度，而不需要提供专门的SRAM位单元。

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