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1. 发明公开

KR1020100112108A 로직 상태 포착 회로 无效
标题翻译：逻辑状态捕捉电路
公开(公告)号：KR1020100112108A
公开(公告)日：2010-10-18
申请号：KR1020107001710
申请日：2008-06-26
申请人： 퀄컴 인코포레이티드
发明人： 게,샤오핑 , 차이,치아밍 , 피셔,제프리허버트
IPC分类号： H03K5/1534 , G01R29/027
CPC分类号： H03K5/1534 , H03K19/19
摘要： 제1 입력부(210), 제2 입력부(232), 및 출력부를 구비하는 로직 회로(204)를 사용하는 다수의 로직 상태 포착 회로들(200)이 개시된다. 로직 회로(204)는 제1 입력부(210)에 커플링되는 데이터 값의 상태 변화에 응답하도록 구성되어, 데이터 값의 대표 값이 출력부(212)상에 생성되게 한다. 제2 입력부(232)는 데이터 값이 자신의 초기 상태로 복귀한 이후에, 출력부상에 대표 값을 홀딩하기 위항 데이터 값의 래칭된 버전을 수신한다. 래칭 엘리먼트(206)는 데이터 값을 래칭함으로써 데이터 값의 상태 변화에 응답하고, 데이터 값의 래칭된 버전을 제2 입력부(232)로 커플링하도록 구성된다. 리셋 엘리먼트(208)는 래칭 엘리먼트(206)를 리셋함으로써 클럭 입력부(230)의 상태 변화에 응답하도록 구성된다.

2. 发明公开

KR1020120112576A 적응적 클록 생성기들, 시스템들 및 방법들 有权
标题翻译：自适应时钟发生器，系统和方法
公开(公告)号：KR1020120112576A
公开(公告)日：2012-10-11
申请号：KR1020127018583
申请日：2010-12-14
申请人： 퀄컴 인코포레이티드
发明人： 가그,매니쉬 , 차이,치아밍 , 브리지스,제프리토드
IPC分类号： H03K3/03 , H03K5/00
CPC分类号： H03K3/0315 , H03K2005/00058 , H03K2005/00215
摘要： 성능 마진을 감소시키거나 회피하기 위해 기능 회로에 대한 클록 신호를 생성하기 위해 사용될 수 있는 적응적 클록 생성기들, 시스템들 및 관련 방법들이 개시된다. 특정 실시예들에서, 클록 생성기는 기능 회로(들) 내에서 선택된 지연 경로(들)에 관한 지연 회로(들)에 제공되는 지연 경로(들)에 따라 자체적으로 그리고 적응적으로 클록 신호를 생성한다. 클록 생성기는 입력 신호를 수신하고 출력 신호를 생성하기 위해 기능 회로(들)의 지연 경로(들)에 관한 양만큼 입력 신호를 지연시키도록 적응되는 지연 회로(들)를 포함한다. 피드백 회로는 지연 회로(들)에 커플링되고 출력 신호에 응답하며, 여기서 피드백 회로는 오실레이션 루프 구성에서 지연 회로(들)에 다시 입력을 생성하도록 적응된다. 입력 신호는 기능 블록(들)에 클록 신호를 제공하도록 적응될 수 있다.

3. 发明公开

KR1020110118689A 듀얼-기술 트랜지스터들을 사용한 저누설 고성능 정적 랜덤 액세스 메모리 셀 有权
标题翻译：低泄漏高性能静态随机访问存储器单元使用双技术晶体管
公开(公告)号：KR1020110118689A
公开(公告)日：2011-10-31
申请号：KR1020117019439
申请日：2010-01-21
申请人： 퀄컴 인코포레이티드
发明人： 가르그,마니쉬 , 차이,치아밍 , 판,마이클,타이탄
IPC分类号： G11C11/419 , G11C7/10 , G11C7/12
CPC分类号： G11C11/419 , G11C8/08
摘要： 메모리 셀은 저장 엘리먼트, 저장 엘리먼트에 결합된 기록 엘리먼트, 및 저장 엘리먼트에 결합된 판독 엘리먼트를 포함한다. 저장 엘리먼트의 적어도 일부분 및 기록 회로의 적어도 일부분은 두꺼운 기능 게이트 산화물을 사용하여 제조되며, 판독 회로의 적어도 일부분은 얇은 기능 게이트 산화물을 사용하여 제조된다.

4. 发明公开

KR1020080068896A 가상 접지를 제어하여 ＣＡＭＲＡＭ 뱅크를 재분할하는회로 및 방법 有权
标题翻译：通过控制虚拟地面来分散CAMRAM银行的电路和方法
公开(公告)号：KR1020080068896A
公开(公告)日：2008-07-24
申请号：KR1020087012868
申请日：2006-10-30
申请人： 퀄컴 인코포레이티드
发明人： 판,마이클,타이티안 , 차이,치아밍 , 브리짓,제프리,토드 , 피셔,제프리,헤르베르트
IPC分类号： G11C15/04
CPC分类号： G11C15/00 , G11C8/12 , G11C15/04
摘要： A CAM bank is functionally divided into two or more sub-banks, without replicating CAM driver circuits, by disabling all match line discharge circuits in the bank, and selectively enabling the discharge circuits in entries comprising sub-banks. At least one selectively actuated switching circuit is interposed between the virtual ground node of each discharging comparator in the discharge circuit of a sub-bank and circuit ground. When the switching circuit is in a non-conductive state, the virtual ground node is maintained at a voltage level sufficiently above circuit ground to preclude discharging a connected match line within the CAM access time. When the switching circuit is placed in a conductive state, the virtual ground node is pulled to circuit ground and the connected match line may be discharged by a miscompare. Control signals, which may be decoded from address bits, are distributed to the switching circuits to define the CAM sub-banks.
摘要翻译： CAM组在功能上划分为两个或更多个子行，不复制CAM驱动电路，禁止该组中的所有匹配线放电电路，并且选择性地使得放电电路在包含子行的条目中使能。至少一个选择性致动的切换电路插入在子组的放电电路中的每个放电比较器的虚拟接地节点和电路接地之间。当开关电路处于非导通状态时，虚拟接地节点保持在足够高于电路接地的电压电平，以防止在CAM访问时间内放电连接的匹配线。当开关电路处于导通状态时，虚拟接地节点被拉到电路接地，并且连接的匹配线可能被误比较地放电。可以从地址位解码的控制信号被分配给切换电路以定义CAM子库。

5. 发明授权

KR101715693B1 SRAM(STATIC RANDOM ACCESS MEMORY) 리셋 동작들 동안 SRAM 비트셀들을 전압 또는 전류 바이어싱하기 위한 회로들, 및 관련된 시스템들 및 방법들 有权
标题翻译：用于电压或电流偏移的静态随机访问存储器SRAM电路SRAM复位操作期间的静态随机访问存储器SRAM位元及相关系统和方法
公开(公告)号：KR101715693B1
公开(公告)日：2017-03-13
申请号：KR1020167004951
申请日：2014-07-29
申请人： 퀄컴 인코포레이티드
发明人： 차이,치아밍 , 마우리야,사텐드라,쿠마르
IPC分类号： G11C11/412 , G11C11/417 , G11C11/419 , G11C7/20
CPC分类号： G11C11/412 , G11C7/20 , G11C11/417 , G11C11/419
摘要： SRAM 리셋동작들동안정적랜덤액세스메모리(SRAM) 비트셀들을전압또는전류바이어싱하기위한회로가개시된다. 관련된시스템들및 방법들이또한개시된다. 단일리셋동작에서복수의 SRAM 비트셀들을리셋하기위해, 바이어싱회로가제공하고복수의 SRAM 비트셀들에커플링된다. SRAM 비트셀들에제공되는전력이 SRAM 비트셀들의동작전력레벨미만의축소된전력레벨로축소된이후, 바이어싱회로는리셋동작동안 RAM의비트셀들에전압또는전류바이어스를인가하도록구성된다. SRAM 비트셀들에대한전력이동작전력레벨로복원될때 바이어스가인가되며, 이에따라 SRAM 비트셀들을원하는상태로강제한다. 이러한방식으로, SRAM 비트셀들은리셋회로로부터증가된구동강도에대한필요성없이그리고특수 SRAM 비트셀들을제공할필요없이단일리셋동작에서리셋될수 있다.
摘要翻译：公开了在SRAM复位操作期间用于电压或电流偏置静态随机存取存储器（SRAM）位单元的电路。还公开了相关系统和方法。为了在单个复位操作中复位多个SRAM位单元，提供偏置电路并耦合到多个SRAM位单元。偏置电路被配置为在复位操作期间向SRAM位单元施加电压或电流偏置，其中提供给SRAM位单元的功率被折叠到低于操作功率电平的压缩功率电平。当SRAM位单元的功率恢复到工作功率电平时，施加偏压，从而迫使SRAM位单元进入所需状态。以这种方式，可以在单个复位操作中复位SRAM位单元，而不需要来自复位电路的增加的驱动强度，而不需要提供专门的SRAM位单元。

6. 发明公开

KR1020160037977A SRAM(STATIC RANDOM ACCESS MEMORY) 리셋 동작들 동안 SRAM 비트셀들을 전압 또는 전류 바이어싱하기 위한 회로들, 및 관련된 시스템들 및 방법들 有权
标题翻译：用于SRAM复位操作期间电压或电流偏置静态随机存取存储器（SRAM）的电路及相关系统和方法
公开(公告)号：KR1020160037977A
公开(公告)日：2016-04-06
申请号：KR1020167004951
申请日：2014-07-29
申请人： 퀄컴 인코포레이티드
发明人： 차이,치아밍 , 마우리야,사텐드라,쿠마르
IPC分类号： G11C11/412 , G11C11/417 , G11C11/419 , G11C7/20
CPC分类号： G11C11/412 , G11C7/20 , G11C11/417 , G11C11/419
摘要： SRAM 리셋동작들동안정적랜덤액세스메모리(SRAM) 비트셀들을전압또는전류바이어싱하기위한회로가개시된다. 관련된시스템들및 방법들이또한개시된다. 단일리셋동작에서복수의 SRAM 비트셀들을리셋하기위해, 바이어싱회로가제공하고복수의 SRAM 비트셀들에커플링된다. SRAM 비트셀들에제공되는전력이 SRAM 비트셀들의동작전력레벨미만의축소된전력레벨로축소된이후, 바이어싱회로는리셋동작동안 RAM의비트셀들에전압또는전류바이어스를인가하도록구성된다. SRAM 비트셀들에대한전력이동작전력레벨로복원될때 바이어스가인가되며, 이에따라 SRAM 비트셀들을원하는상태로강제한다. 이러한방식으로, SRAM 비트셀들은리셋회로로부터증가된구동강도에대한필요성없이그리고특수 SRAM 비트셀들을제공할필요없이단일리셋동작에서리셋될수 있다.
摘要翻译：公开了在SRAM复位操作期间用于电压或电流偏置静态随机存取存储器（SRAM）位单元的电路。还公开了相关系统和方法。为了在单个复位操作中复位多个SRAM位单元，提供偏置电路并耦合到多个SRAM位单元。偏置电路被配置为在复位操作期间向SRAM位单元施加电压或电流偏置，其中提供给SRAM位单元的功率被折叠到低于操作功率电平的压缩功率电平。当SRAM位单元的功率恢复到工作功率电平时，施加偏压，从而迫使SRAM位单元进入所需状态。以这种方式，可以在单个复位操作中复位SRAM位单元，而不需要来自复位电路的增加的驱动强度，而不需要提供专门的SRAM位单元。

7. 发明公开

KR1020140139595A 내장형 레벨 시프터 및 프로그래머블 상승 엣지 및 펄스 폭을 갖는 펄스 클록 발생 로직 审中-实审
标题翻译：具有内置电平变化的脉冲时钟生成逻辑和可编程上升沿和脉冲宽度
公开(公告)号：KR1020140139595A
公开(公告)日：2014-12-05
申请号：KR1020147029964
申请日：2013-03-28
申请人： 퀄컴 인코포레이티드
发明人： 제,샤오핑 , 차이,치아밍 , 리레스,스티븐에드워드 , 엔구옌,람브이. , 피셔,제프리허버트
IPC分类号： G06F1/04 , G11C7/22 , G11C11/419
CPC分类号： G06F1/04 , G11C7/222 , G11C11/417 , G11C11/418 , G11C11/419
摘要： 본 발명은 상이한 메모리 액세스 동작들의 요건들을 변화시키기 위해 구성된 프로그래머블 엣지들 및 펄스 폭들을 갖는 펄스 클록들을 발생시키기 위한 시스템들 및 방법들에 관한 것이다. 펄스 클록 발생 회로(100)는, 펄스 클록(114)의 프로그래머블 상승 엣지 딜레이를 제공하기 위한 선택적인 딜레이 로직(102), 펄스 클록의 프로그래머블 펄스 폭을 제공하기 위한 선택적인 펄스 폭 확대 로직(110), 및 펄스 클록의 전압 레벨을 시프팅하기 위한 내장형 레벨 시프터를 포함한다. 판독 동작에 대한 상승 엣지 딜레이는 예상 판독 어레이 액세스 딜레이에 대응하도록 프로그래밍되고, 기록 동작에 대한 펄스 폭은 판독 동작에 대한 펄스 폭보다 더 넓게 되도록 프로그래밍된다.

8. 发明授权

KR101259899B1 다중 전압 도메인들을 이용하는 회로에서의 신호 경로 지연의 자체-튜닝 有权
标题翻译：在采用多个电压域的电路中进行信号路径延迟的自调节
公开(公告)号：KR101259899B1
公开(公告)日：2013-05-02
申请号：KR1020117016788
申请日：2009-12-11
申请人： 퀄컴 인코포레이티드
发明人： 차이,치아밍 , 릴리스,스티븐에드워드
IPC分类号： G11C7/08 , G11C7/22 , G11C5/14 , G11C11/413
CPC分类号： G11C7/08 , G11C7/22 , G11C7/222 , G11C11/413 , G11C11/417 , G11C11/419
摘要： 신호경로의자체-튜닝또는타이밍을포함하는다중전압도메인들에서제공되는회로들및 방법들이개시된다. 복수의경로들은회로에서제공된다. 각각의경로는, 다중전압도메인들의임의의수 또는결합을포함할수도있는다중전압도메인들중 일부를횡단한다. 경로들의각각은복수의전압도메인들중 적어도하나에응답하는지연을갖는다. 지연회로는, 복수의경로들에서의지연에관련된지연출력을생성하도록제공되고구성된다. 이러한방식으로, 지연회로의지연출력은복수의경로들에서의지연에따라자체-튜닝되거나조정된다. 이러한자체-튜닝은, 제 2 신호경로에대한제 1 신호경로의지연을제어하는데특히적합할수도있으며, 여기서, 경로들에서의지연은동작동안서로에대해변할수 있다.

9. 发明公开

KR1020090038484A 콘텐츠 어드레스가능한 메모리에서의 전력 소모를 감소시키기 위한 방법 및 장치 有权
标题翻译：用于减少内部可寻址存储器中的功耗的方法和装置
公开(公告)号：KR1020090038484A
公开(公告)日：2009-04-20
申请号：KR1020097004515
申请日：2007-08-01
申请人： 퀄컴 인코포레이티드
发明人： 차이,치아밍 , 피셔,제프리,허버트 , 판,미첼,타이탄흐
IPC分类号： G11C15/00 , G11C7/10
CPC分类号： G11C15/04 , G11C5/06 , G11C7/10
摘要： Power consumption in a multi-level hierarchical Content Addressable Memory (CAM) circuit is reduced without adversely impacting performance. According to one embodiment of a multi-level hierarchical CAM circuit, the CAM circuit comprises a plurality of lower-level match lines, a plurality of higher-level match lines and match line restoration circuitry. The lower-level match lines are configured to be restored to a pre-evaluation state during a pre-evaluation period. The higher-level match lines are configured to capture an evaluation state of respective groups of one or more of the lower-level match lines during an evaluation period and to be restored to a pre-evaluation state during the pre-evaluation period. The match line restoration circuitry is configured to prevent at least one of the lower-level match lines from being restored to the pre-evaluation state responsive to corresponding enable information, e.g., one or more bits indicating whether match line search results are to be utilized.
摘要翻译：降低了多层分级内容可寻址存储器（CAM）电路中的功耗，而不会对性能造成不利影响。根据多级分级CAM电路的一个实施例，CAM电路包括多个下级匹配线，多个较高级别匹配线和匹配线恢复电路。低级别匹配行被配置为在预评估期间恢复到预评估状态。更高级别的匹配行被配置为在评估期间捕获一个或多个下级匹配行的各个组的评估状态，并且在预评估周期期间恢复到预评估状态。匹配线恢复电路被配置为响应于相应的使能信息来防止下级匹配线中的至少一个被恢复到预评估状态，例如，指示是否要利用匹配线搜索结果的一个或多个比特。

10. 发明公开

KR1020150144809A 누설 전력을 감소시키기 위해 데이터 액세스 이전의 정적 랜덤 액세스 메모리(SRAM)의 비트라인들의 사전-충전 및 관련된 시스템들 및 방법들 有权
标题翻译：在降低漏电功率的数据访问之前的静态随机访问存储器（SRAM）中的预充电位，以及相关系统和方法
公开(公告)号：KR1020150144809A
公开(公告)日：2015-12-28
申请号：KR1020157034407
申请日：2014-05-02
申请人： 퀄컴 인코포레이티드
发明人： 차이,치아밍 , 게,샤오핑 , 리레즈,스티븐,에드워드 , 가그,쿠날
IPC分类号： G11C11/413 , G11C7/10 , G11C7/12 , G11C11/412 , G11C11/419
CPC分类号： G11C11/413 , G11C7/1042 , G11C7/1075 , G11C7/12 , G11C11/412 , G11C11/419
摘要： 본명세서에서개시된실시예들은누설전력을감소시키기위해데이터액세스이전에 SRAM(static random access memory)의비트라인들을프리-차지하기위한방법들및 장치들을포함한다. 메모리액세스로직회로는 SRAM의 SRAM 데이터어레이의제 1 데이터액세스경로에서액세스될데이터엔트리어드레스를포함하는메모리액세스요청을수신한다. SRAM은또한제 1 데이터액세스경로외부의제 2 데이터액세스경로에제공되는프리-차지회로를포함한다. 프리-차지회로는누설전력을감소시키기위해유휴기간들동안 SRAM 데이터어레이의비트라인을프리-차지하는것을방지하도록메모리액세스요청의부분으로서 SRAM 데이터어레이의프리-차지를인에이블하도록구성된다. 프리-차지회로가데이터액세스이전에 SRAM 데이터어레이의프리-차지를인에이블할수 있어서, 프리-차지회로는제 1 데이터액세스경로에레이턴시를부가하지않게된다.

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