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1. 发明公开

KR20180046880A 멀티포트 메모리 및 반도체 장치 审中-公开
公开(公告)号：KR20180046880A
公开(公告)日：2018-05-09
申请号：KR20170139238
申请日：2017-10-25
IPC分类号： G11C11/419 , G11C11/412
CPC分类号： G11C11/418 , G11C7/1018 , G11C7/1075 , G11C8/16 , G11C11/412 , G11C11/419
摘要： 종래보다도고속으로동작가능한멀티포트메모리를제공한다. 제1 펄스신호생성회로(410)는클럭신호의입력에따라서제1 펄스신호(CLKP)를생성한다. 제1 래치회로(420)는제1 펄스신호의생성에따라서제1 기동신호(TDEC)를제1 상태로세트하고, 지연회로(430)에의한제1 기동신호를지연한제1 지연신호(BACK)에따라서제1 기동신호를제2 상태로리셋한다. 제2 펄스신호생성회로(450)는제1 지연신호의입력에따라서제2 펄스신호(CLKP2)를생성한다. 제1 래치회로는, 제2 펄스신호의생성에따라서제2 기동신호(TDEC)를제1 상태로세트하여유지하고, 지연회로에의한제2 기동신호의제2 지연신호에따라서제2 기동신호를제2 상태로리셋한다. 메모리는기동신호에따라서동작한다.

2. 发明公开

KR1020170116021A 3-포트 비트 셀을 위한 금속층들 审中-实审
标题翻译： 3端口位单元的金属层
公开(公告)号：KR1020170116021A
公开(公告)日：2017-10-18
申请号：KR1020177021683
申请日：2015-11-25
申请人： 퀄컴 인코포레이티드
发明人： 모줌더,닐라드리나라얀 , 차바,리투 , 리우,핑 , 송,스탠리승철 , 왕,종제 , 옙,초페이
IPC分类号： H01L27/11 , H01L27/02 , H01L21/3213 , H01L21/768 , G11C11/418 , G11C11/419 , G11C8/14 , G11C8/16
CPC分类号： H01L27/1104 , G11C8/14 , G11C8/16 , G11C11/418 , G11C11/419 , H01L21/3213 , H01L21/76897 , H01L23/5226 , H01L23/528 , H01L27/0207 , H01L27/11
摘要： 장치는비트셀에커플링되는제 1 금속층을포함한다. 장치는또한비트셀에커플링되는기록워드라인을포함하는제 3 금속층을포함한다. 장치는추가로, 제 1 금속층과제 3 금속층사이의제 2 금속층을포함한다. 제 2 금속층은비트셀에커플링되는 2개의판독워드라인들을포함한다.
摘要翻译：该器件包括耦合到位单元的第一金属层。该装置还包括第三金属层，其包括耦合到位单元的写字线。该装置还包括在第一金属层和第三金属层之间的第二金属层。第二金属层包括耦合到位单元的两条读字线。

3. 发明授权

KR101779553B1 감소된 감지 지연 및 개선된 감지 마진을 갖는 SRAM 판독 버퍼 有权
公开(公告)号：KR101779553B1
公开(公告)日：2017-09-18
申请号：KR1020167004905
申请日：2014-07-21
申请人： 퀄컴 인코포레이티드 , 연세대학교 산학협력단
发明人： 정,성-욱 , 양,영휘 , 송,스탠리승철 , 왕,총제 , 옙,초페이
IPC分类号： G11C11/412 , G11C11/419 , G06F17/50 , G11C8/16
CPC分类号： G11C11/419 , G06F17/5072 , G11C8/16 , G11C11/412
摘要： 디바이스는 SRAM(static access memory) 셀및 SRAM 셀의출력에커플링된판독버퍼를포함한다. 판독버퍼는인버터및 스위치를포함한다. 인버터의입력은 SRAM 셀의출력에응답한다. 스위치의제어단자는인버터의출력에응답한다.

4. 发明公开

KR1020170058812A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020170058812A
公开(公告)日：2017-05-29
申请号：KR1020150181499
申请日：2015-12-18
申请人： 삼성전자주식회사
发明人： 권대진 , 서강일
IPC分类号： H01L27/11 , H01L29/78 , G11C11/411
CPC分类号： G11C11/419 , G11C8/16 , G11C11/412 , H01L27/0207 , H01L27/11 , H01L27/1104
摘要： 반도체장치가제공된다. 상기반도체장치는, 기판상에형성되는제1 풀업트랜지스터, 제1 풀다운트랜지스터, 및제1 패스트랜지스터를포함하는 SRAM 셀, 상기제1 풀업트랜지스터및 상기제1 풀다운트랜지스터의게이트단자와연결되는제1 리드버퍼트랜지스터, 및상기제1 리드버퍼트랜지스터와드레인단자를공유하는제2 리드버퍼트랜지스터를포함하되, 상기제1 리드버퍼트랜지스터는, 상기기판의상면과수직인제1 방향으로연장되는제1 채널패턴과, 상기제1 채널패턴의일부를감싸는제1 게이트전극과, 상기제1 게이트전극과비접촉하고, 상기제1 방향으로연장되며, 상기제1 채널패턴과연결되는제1 드레인패턴을포함한다.
摘要翻译：提供了一种半导体器件。该半导体器件包括一个第一上拉晶体管和第一下拉晶体管，mitje第一SRAM单元中，第一上拉晶体管和连接到所述第一下拉晶体管的栅极端子的第一引线，其包括传输晶体管形成在衬底上一个缓冲晶体管，并且包括第二读缓冲器晶体管共用一个第一读缓冲器晶体管和漏极端子，其中所述第一读缓冲器晶体管，在基板和垂直的上表面延伸的第一通道图案摄取所述第一方向和，它在围绕第一通道图案和所述第一栅电极和非接触，并且所述第一方向和与所述第一信道图案连接第一漏极图案的一部分的第一栅极电极延伸。

5. 发明公开

KR1020170031830A 듀얼 포트 디램을 포함하는 메모리 모듈 审中-实审
标题翻译：包含双端口DRAM的内存模块
公开(公告)号：KR1020170031830A
公开(公告)日：2017-03-22
申请号：KR1020150128932
申请日：2015-09-11
申请人： 삼성전자주식회사
发明人： 조영진
IPC分类号： G11C14/00 , G11C7/10 , G11C5/04 , G06F12/02
CPC分类号： G11C14/0018 , G06F11/14 , G06F12/00 , G11C5/04 , G11C5/143 , G11C7/14 , G11C8/16 , G11C11/005
摘要： 본발명의실시예에따른메모리모듈은, 불휘발성메모리장치, 제 1 입출력포트및 제 2 입출력포트를통해서제 1 데이터채널및 제 2 데이터채널과각각연결되며, 동작모드에따라상기제 1 입출력포트와상기제 2 입출력포트중 어느하나를활성화하는휘발성메모리장치, 상기제 1 입출력포트로의데이터교환을위한제 1 제어신호와, 상기제 2 입출력포트로의데이터교환을위한제 2 제어신호중에서적어도하나를상기휘발성메모리장치에전달하는레지스터클록드라이버(RCD), 그리고상기제 2 제어신호를생성하고, 상기제 2 데이터채널을통해서상기휘발성메모리장치와데이터를교환하며, 상기불휘발성메모리장치를제어하는메모리컨트롤러를포함하되, 메모리컨트롤러는호스트로부터의지시또는전원의상태를검출하여상기휘발성메모리장치의제 2 입출력포트를활성화하도록상기제 2 제어신호를생성한다.
摘要翻译：根据本发明，该非易失性存储器装置中，第一和输入和输出端口，并通过分别连接到第一数据通道和第二数据通道，所述输入和输出端口的第二实施例的存储器模块，所述第一输入 - 输出端口，根据操作模式和用于数据的在两个基涡性存储装置交换的第一控制信号，用于使所述的输入和输出端口中的任意一个，并且所述第二至少一个第二控制信号，用于数据的输入和输出端口的交换的第一输入和输出端口寄存器时钟驱动器（RCD），用于通过第二数据信道递送一种易失性存储器装置，和产生第二控制信号，所述易失性存储器装置的交换和数据，控制所述非易失性存储器设备其中存储器控制器检测来自主机的指令或电源的状态以激活易失性存储器装置的第二输入/输出端口锁以产生第二控制信号。

6. 发明授权

KR101667779B1 다중 워드 라인 설계를 갖는 메모리 有权
标题翻译：具有多字线设计的内存
公开(公告)号：KR101667779B1
公开(公告)日：2016-10-19
申请号：KR1020167006917
申请日：2014-08-21
申请人： 퀄컴 인코포레이티드
发明人： 구라티,치라그 , 신하,라케쉬쿠마르 , 차바,리투 , 윤,세이성
IPC分类号： G11C11/412 , G11C11/418 , G11C11/419 , G11C8/14 , G11C8/16
CPC分类号： G11C11/419 , G11C8/14 , G11C8/16 , G11C11/412 , G11C11/418
摘要： 다수의판독워드라인설계를갖는메모리에대한다양한장치들및 방법들이개시된다. 메모리는, 행으로배열되는복수의비트셀들, 복수의비트셀들의제 1 서브세트에연결되는제 1 판독워드라인, 및복수의비트셀들의제 2 서브세트에연결되는제 2 판독워드라인을포함할수 있으며, 제 1 및제 2 서브세트들은비트셀들의동일한행에로케이팅된다. 방법은, 제 1 판독동작동안, 비트셀들의행으로배열되는복수의비트셀들의제 1 서브세트에연결되는제 1 판독워드라인을어써팅하는단계, 및제 2 판독동작동안, 복수의비트셀들의제 2 서브세트에연결되는제 2 판독워드라인을어써팅하는단계를포함하며, 제 1 및제 2 서브세트들은비트셀들의동일한행에로케이팅된다.
摘要翻译：公开了用于具有多个读字线设计的存储器的各种设备和方法。所述存储器包括以行排列的多个位单元，耦合到所述多个位单元的第一子集的第一读取字线以及耦合到所述多个位单元的第二子集的第二读取字线，第一和第二子集被路由到同一行位单元。该方法包括在第一读取操作期间断言耦合到布置在一行位单元中的多个位单元的第一子集的第一读取字线，并且在第二读取操作期间，并且断言耦合到第二子集的第二读取字线，其中第一和第二子集被路由到相同行的位单元。

7. 发明授权

KR101650633B1 멀티 포트 메모리들에서의 기록 방해 검출 有权
标题翻译：检测多端口存储器中的写干扰
公开(公告)号：KR101650633B1
公开(公告)日：2016-08-23
申请号：KR1020140191691
申请日：2014-12-29
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 카톡아툴
IPC分类号： G11C7/22 , G11C8/16 , G11C11/419 , G11C29/52 , G11C8/18
CPC分类号： G11C29/02 , G11C7/22 , G11C8/16 , G11C11/419 , G11C29/52
摘要： 회로는메모리셀, 제1 회로, 및제2 회로를포함한다. 메모리셀은제1 제어라인과제2 제어라인을갖는다. 제1 제어라인은제1 제어신호를운송한다. 제2 제어라인은제2 제어신호를운송한다. 제1 회로는제1 제어라인, 제2 제어라인, 및노드와결합된다. 제2 회로는노드에결합되고, 제1 클록신호와제2 클록신호를수신하도록구성된다. 제1 회로와제2 회로는, 제1 제어신호, 제2 제어신호, 제1 클록신호및 제2 클록신호에기초하여, 노드상에서노드신호를생성하도록구성된다. 노드신호의논리값은메모리셀의기록방해(write disturb) 상태를나타낸다.

8. 发明公开

KR1020160076044A 입출력 부하를 감소하는 적층형 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템 审中-实审
标题翻译：具有减少的输入输出负载的堆叠存储芯片，包括其的存储模块和存储器系统
公开(公告)号：KR1020160076044A
公开(公告)日：2016-06-30
申请号：KR1020140185695
申请日：2014-12-22
申请人： 삼성전자주식회사
发明人： 오기석 , 황두희 , 이동양 , 최종현
IPC分类号： G11C5/02 , G11C7/10 , G11C8/06 , G11C8/16 , G11C8/12
CPC分类号： H01L24/06 , G11C7/1051 , G11C7/1078 , G11C2207/105 , H01L25/0657 , H01L27/18 , H01L27/222 , H01L27/2481 , H01L45/04 , H01L45/06 , H01L45/10 , H01L2224/09515 , H01L2225/0651 , H01L2225/06513 , H01L2225/06517 , H01L2225/06565 , H01L2924/1434 , G11C5/025 , G11C7/10 , G11C8/06 , G11C8/12 , G11C8/16
摘要： 적층형메모리칩은, 칩입출력패드부, 제1 반도체다이(semiconductor die) 및제2 반도체다이를포함한다. 상기칩 입출력패드부는외부장치와연결되는칩 코맨드-어드레스패드부, 칩하위데이터패드부및 칩상위데이터패드부를포함한다. 상기제1 반도체다이는상기칩 코맨드-어드레스패드부및 상기칩 하위데이터패드부와전기적으로연결되고상기칩 상위데이터패드부와전기적으로단절된다. 제2 반도체다이는상기칩 코맨드-어드레스패드부및 상기칩 상위데이터패드부와전기적으로연결되고상기칩 하위데이터패드부와전기적으로단절된다. 적층된복수의반도체다이들의각각을칩 하위데이터패드부및 칩상위데이터패드부중 하나에선택적으로연결하여반도체다이들에대한입출력부하를감소함으로써동작속도를증가시키고입출력파워를감소시킬수 있다.
摘要翻译：堆叠型存储芯片包括芯片输入/输出焊盘单元，第一半导体管芯和第二半导体管芯。芯片输入/输出焊盘单元包括：与外部设备连接的芯片命令地址焊盘单元; 芯片下位数据单元; 和芯片上位数据垫单元。第一半导体管芯电连接到芯片命令地址焊盘单元和芯片下部数据焊盘单元，但是与芯片上部数据焊盘单元电连接。第二半导体管芯电连接到芯片指令地址焊盘单元和芯片上部数据焊盘单元，但是与芯片下部数据焊盘单元电连接。通过将多个堆叠的半导体管芯中的每一个选择性地连接到芯片下部数据焊盘单元和芯片上部数据焊盘单元之间，本发明可以减少对半导体管芯的输入/输出负载，从而提高操作速度并降低输入/输出功率。

9. 发明公开

KR1020160040577A 반도체 집적 회로 장치 审中-实审
标题翻译：半导体集成电路设备
公开(公告)号：KR1020160040577A
公开(公告)日：2016-04-14
申请号：KR1020167003454
申请日：2013-08-06
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 니이,고지
IPC分类号： H01L27/11 , H01L27/092 , H01L21/8234 , G11C8/16 , G11C11/412
CPC分类号： H01L27/1104 , G11C8/16 , G11C11/412 , G11C11/417 , H01L23/528 , H01L27/0207 , H01L27/1116 , H01L29/1095 , H01L29/41758 , H01L29/7851 , H01L2924/0002 , H01L2924/00
摘要： 화상정보등을처리하는칩에있어서는, 디지털신호처리회로등의로직회로와함께, 멀티포트의 SRAM을혼재하는일이행해지고있다. 그때, 예를들어 3포트이면, 1포트를차동기입 & 판독포트로서, 2포트를싱글엔드판독전용포트로하는경우가있다. 그러나, 이구성에서는, 매립 SRAM의점유면적은작아지지만, 기입 & 판독포트가하나로한정되는외에, 싱글엔드판독에서는, 차동판독정도의고속판독특성은기대할수 없다는문제가있는점이명확하게되었다. 본원의개요는, 매립 SRAM의메모리셀 구조에있어서, 3개의차동기입 & 판독포트를갖고, 셀중앙에예를들어 N웰영역을배치하고, 그양측에 P웰영역을배치하는것이다.
摘要翻译：在处理图像信息等的芯片中，多端口SRAM与诸如数字信号处理电路的逻辑电路混合在一起。在这种情况下，例如，在使用3端口的情况下，1端口可以用作差分写入和读出端口，并且2端口可以用作单端读出专用端口。然而，在这种配置中，显然存在一个问题，即当嵌入式SRAM的占用面积减小时，写入和读出端口的数量仅限于一个，并且与差分读出一样快的读出特性不能预计在单端读出。本申请的概要是三个差分写入和读出端口包括在嵌入式SRAM的存储单元结构中，例如，N阱区域布置在单元的中心，并且P阱区域布置在其两侧。

10. 发明公开

KR1020160039660A 듀얼 포트 메모리 셀 审中-实审
标题翻译：双端口存储单元
公开(公告)号：KR1020160039660A
公开(公告)日：2016-04-11
申请号：KR1020167005252
申请日：2014-03-06
申请人： 자일링크스 인코포레이티드
发明人： 카마로타라파엘씨
IPC分类号： H01L27/11 , H01L27/088 , H01L21/8238 , H01L29/78 , G11C8/16
CPC分类号： H01L21/8238 , G11C8/16 , H01L27/0886 , H01L27/1104 , H01L29/785
摘要： 제1 크로스커플링된인버터회로(P1+N1) 및제2 크로스커플링된인버터회로(P2+N2)를포함하는다중포트메모리셀이개시된다. 각각의인버터회로의입력노드(150/180)가다른인버터회로의출력노드(180/150)에연결되어다른인버터회로의반전된출력을수신한다. 다중포트메모리셀은제1 타입의제1 액세스트랜지스터쌍(P3, P4)을포함하고, 이들각각은제1 및제2 인버터회로의각각의회로의입력노드(150, 180)에연결된다. 또한, 다중포트메모리셀은제2 타입의제2 액세스트랜지스터쌍(N3, N4)을포함하고, 이들각각은제1 및제2 인버터회로의각각의회로의입력노드(150, 180)에연결된다. 다중포트메모리셀은레이아웃컴팩트성(compactness) 및 SEU 내성(tolerance)에서효과를나타낸다.

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